NXP Semiconductors MPC5606S - Page 36

MPC5606S Microcontroller Reference Manual, Rev. 7
34 Freescale Semiconductor
35.3.2.7 Short-circuit Detector Enable Register 0 (MCSDE0) . . . . . . . . . . . .1131
35.3.2.8 Short-circuit Detector Enable Register 1 (MCSDE1) . . . . . . . . . . . .1132
35.3.2.9 Short-circuit Detector Enable Register 2 (MCSDE2) . . . . . . . . . . . .1132
35.3.2.10 Short-circuit Detector Interrupt Enable Register 0 (MCSDIEN0) . .1133
35.3.2.11 Short-circuit Detector Interrupt Enable Register 1 (MCSDIEN1) . .1133
35.3.2.12 Short-circuit Detector Interrupt Enable Register 2 (MCSDIEN2) . .1134
35.3.2.13 Short-circuit Detector Interrupt Register 0 (MCSDI0) . . . . . . . . . . .1134
35.3.2.14 Short-circuit Detector Interrupt Register 1 (MCSDI1) . . . . . . . . . . .1135
35.3.2.15 Short-circuit Detector Interrupt Register 2 (MCSDI2) . . . . . . . . . . .1135
35.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1135
35.4.1 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1135
35.4.1.1 PWM output modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1135
35.4.1.2 Relationship between PWM mode and PWM channel enable . . . . .1139
35.4.1.3 Relationship between Sign, Duty, Dither, RECIRC, Period, 
and PWM mode functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1139
35.4.2 PWM Duty Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1149
35.4.3 Motor Controller Counter Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1149
35.4.4 Output switching delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1150
35.4.5 Operation in SMC stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1150
35.4.6 Short-circuit detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1150
35.5 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1155
35.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1155
Chapter 36
Stepper Stall Detect (SSD)
36.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1157
36.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1157
36.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1159
36.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1159
36.1.3.1 Disabled mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1159
36.1.3.2 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1159
36.1.3.3 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1160
36.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1160
36.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1160
36.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1160
36.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1161
36.3.2.1 SSD Control and Status Register (CONTROL) . . . . . . . . . . . . . . . .1161
36.3.2.2 Interrupt Enable and Flag Register (IRQ) . . . . . . . . . . . . . . . . . . . . .1162
36.3.2.3 Integration Accumulator Register (ITGACC) . . . . . . . . . . . . . . . . . .1163
36.3.2.4 Down Counter Register (DCNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . .1163
36.3.2.5 Blanking Counter Load Register (BLNCNTLD) . . . . . . . . . . . . . . . .1164
36.3.2.6 Integration Counter Load Register (ITGCNTLD) . . . . . . . . . . . . . . .1164
36.3.2.7 SSD Prescale and Divider Register (PRESCALE) . . . . . . . . . . . . . .1165
36.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1166
36.4.1 Main building blocks of the SSD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1166