104 DVDR75
AE_BCLK_VSM................. Bit Clock do Encoder de Áudio para VSM
AE_DATAI .......................... Entrada de dados do Encoder de Áudio
(PCM)
AE_DATAI_DV..................... Entrada de dados do Encoder de Áudio
(PCM) do DVIO
AE_DATAO......................... Saída de dados do Encoder de Áudio
(PCM)
AE_WCLK........................... Clock de Palavra I2S do Encoder de Áudio
IAE_WCLK_DV................... Clock de Palavra I2S do Encoder de Áudio
para DVIO
AE_WCLK_VSM ................ Clock de Palavra I2S do Encoder de Áudio
para VSM
ANA_WE............................. Habilitação de escrita analógica
ANA_WE_LV...................... Habilitação de escrita analógica de baixa
tensão
B_IN_VIP ........................... Entrada de vídeo azul para o processador
de vídeo
B_OUT ............................... Saída de Vídeo Azul para o Host Decoder
B_OUT_B........................... Saída de Vídeo Azul fi ltrada
BA....................................... Endereços do Banco
BCLK_CTL_SERVICE........ Interface de Serviços de controle do Bit
clock
BE_BCLK............................ Bit clock I2S do Mecanismo Básico
BE_BCLK_VSM ................. Bit clock I2S do Mecanismo Básico para
VSM
BE_CPR............................. Processador de controle do Mecanismo
Básico pronto para aceitar dados
BE_DATA_RD.................... Leitura de dados do Mecanismo Básico
BE_DATA_WR.................... Escrita de dados do Mecanismo Básico
BE_FAN ............................. Ventilador do Mecanismo Básico
BE_FLAG........................... Flag de erro do Mecanismo Básico
BE_IRQN ........................... Requisição de interrupção do Mecanismo
Básico
BE_LOADN......................... Carregamento do Mecanismo Básico
BE_RXD............................. Dados recebidos S2B do Mecanismo
Básico
BE_SUR............................. Unidade de servo do Mecanismo Básico
pronta para receber dados (S2B)
BE_SYNC .......................... Sincronismo do Mecanismo Básico
BE_TXD ............................. Dados transmitidos S2B Mecanismo
Básico
BE_V4................................ Pino de entrada versátil do Mecanismo
Básico
BE_WCLK.......................... Clock de palavra I2S do Mecanismo Básico
C_IN ................................... Entrada de croma
C_IN_VIP ........................... Entrada de croma para o processador de
vídeo
C_OUT................................ Saída de croma do Host Decoder
C_OUT_B........................... Saída de croma fi ltrada
CAS.................................... Strobe de endereços de coluna
CB_OUT(9:0)...................... Saída de croma Azul
CLK4 .................................. Clock da SDRAM
CPUINT0............................ Interrupção do processador de controle
CPUINT1............................ Interrupção do processador de controle
CR_OUT(9:0) ..................... Saída da croma vermelha
CTS1P................................. Limpo para enviar (Service Interface)
CVBS_OUT......................... Saída de vídeo composto do Host Decoder
CVBS_OUT_B ................... Saída de vídeo composto fi ltrada
CVBS_OUT_B_VIP............. Saída de vídeo composto para o
processador de vídeo
CVBS_Y_IN ....................... Entrada de vídeo composto/Luminância
CVBS_Y_IN_A ................... Entrada de vídeo composto/Luminância
CVBS_Y_IN_B .................. Entrada de vídeo composto/Luminância
CVBS_Y_IN_C................... Entrada de vídeo composto/Luminância
D_ADDR(10:0) .................. Barramento de endereços
D_DATA(29:0)..................... Barramento de Dados
D_EMPRESS(15:0)............ Entrada/Saída de dados da SDRAM
EMPRESS
D_PAR_D(7:0) ................... Interface de dados paralela do Front-end
(gravação)
D_PAR_DVALID ................ Dados válidos da interface paralela do
Front- End
D_PAR_REQ ..................... Requisição da interface paralela do Front-end
D_PAR_STR....................... Strobe da interface paralela do Front-end
D_PAR_SYNC ................... Sincronismo da interface paralela do
Front-end
DV_IN_CLK........................ Clock da entrada Digital Video do Painel
DVIO
DV_IN_DATA(7:0) .............. Barramento de dados da entrada Digital
Video do Painel DVIO
DV_IN_HS.......................... Sincronismo horizontal da entrada Digital
Video do Painel DVIO
DV_IN_VS.......................... Sincronismo vertical da entrada Digital
Video do Painel DVIO
EMI_A(21:1)....................... Barramento de endereços da Interface da
memória externa (Host Decoder)
EMI_BE0N.......................... Habilitador de byte inferior da Interface da
memória externa (Host Decoder)
EMI_BE1N.......................... Habilitador de byte superior da Interface
da memória externa (Host Decoder)
EMI_CAS0N....................... Strobe de endereço de coluna da Interface
da memória externa (Host Decoder)
EMI_CE1N.......................... Habilitador de banco inferior VSM da
Interface da memória externa (Host
Decoder)
EMI_CE2N.......................... Habilitador de banco superior VSM da
Interface da memória externa (Host
Decoder)
EMI_CE3N.......................... Habilitador do IC Flash da Interface da
memória externa (Host Decoder)
EMI_D(15:0)....................... Barramento de dados da Interface da
memória externa (Host Decoder)
EMI_PROCCLK ................. Clock do processador da Interface da
memória externa (Host Decoder)
EMI_RWN........................... Sinal de controle EScrita/Leitura da
Interface da memória externa (Host
Decoder)
EMI_WAIT........................... Requisição do estado de espera da
Interface da memória externa (Host
Decoder)
EMPRESS_BOOT.............. Seleção de entrda EMPRESS BOOT
EMPRESS_IRQN .............. EMPRESS Saída da requisição de
interrupção
FLASH_OEN...................... Sinal de controle de habilitação de saída
da FLASH
G_IN_VIP............................ Entrada de vídeo verde no processador de
vídeo
G_OUT............................... Saída de vídeo verde do Host Decoder
G_OUT_B........................... Saída de vídeo verde fi ltrada do Host
Decoder
GNDD ................................ GND Digital
HD_M_AD(13:0) ................ Barramento de endereços da SDRAM do
Host Decoder
HD_M_CASN...................... Strobe de endereços de coluna da
SDRAM do Host Decoder
HD_M_CLK........................ Clock da SDRAM do Host Decoder
HD_M_CS0N ..................... Chip select da SDRAM do Host Decoder
HD_M_DQ(15:0)................ Barramento de dados da SDRAM do Host
Decoder
HD_M_DQML ..................... Habilitador de mascara de dados (inferior)
da SDRAM do Host Decoder
HD_M_DQMU.................... Habilitador de mascara de dados
(superior) da SDRAM do Host Decoder
HD_M_RASN..................... Strobe de endereço de linha da SDRAM
do Host Decoder
HD_M_WEN ...................... Habilitador de escrita da SDRAM do Host
Decoder
HSOUT .............................. Saída de sincronismo Horizontal
ION..................................... Inverted ON: Habilita alimentação do
Painel digital
IRESET_DIG...................... Inicialização do Painel Digital, alto durante
o power ON
JTAG3_TCK....................... Clock de teste JTAG
JTAG3_TD_VIP_TO_VEJTAG .... Entrada de dados de vídeo transmitidos
para o encoder de vídeo
JTAG3_TD_VSM_TO_VIPJTAG... Entrada de dados versáteis transmitidos
para o processador de vídeo
JTAG3_TMS....................... Seleção do modo de teste JTAG
JTAG3_TRSTN................... Reset do teste JTAG
LOAD_DVN......................... Carregamento de Digital Video (ativado em
nível baixo)
MUTEN............................... Mute
MUTEN_LV......................... Mute baixa tensão
P_SCAN_YUV(7:0)............ Barramento de vídeo Digital Progressive Scan
R_IN_VIP........................... Entrada de vídeo vermelho para o
processador de vídeo
R_OUT...................................... Saída de vídeo vermelho para o Host Decoder
R_OUT_B ............................. Saída de vídeo vermelho fi ltrada para o Host
Decoder
RAS.................................... Strobe de endereço de linha
RESETN ............................ Reset do Host Decoder
RESETN_BE...................... Reset do sistema do Mecanismo básico
(buffered)
RESETN_DVIO.................. Reset do sistema para entrada/saída
Digital Video (buffered)
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