LG GX500 - Memory

- 50 -
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3. TECHNICAL BRIEF
GX500 Operational Description Revision A
LG Electronics 50/143 LGE Property
3.6 Memory
GX500 is composed of 3 memories. 2 MCPs(NAND+SDR) are connected each BBP(SG3 / SGR).
And 1 DPRAM is used to communicate between 2 MCPs.(SG3 and SGR).
Figure 3-13 SGold3 Part Flash memory & SDR RAM MCP circuit diagram
1
01
R
003
3
0.1U
C102
0.1U
C103
1V8_SD
0.1U
C104C107
0.1U 0.1U
C110C113
0.1U
22R107
801R
K0
1
TP102
C116
0.1U
TP103
0.1U
C117
0.1U
C118
TP104
0.1U
C120
C125
0.1U0.1U
C126 C127
0.1U
TP105
R113 100K
TP106
1V8_SD
TP107
1V8_SD
TP108
TP109
0.1U
C133
0.1U
C135
C136
0.1U
C138
0.1U
TP111
0.1U
C143
K001911R
H8ACS0SJ0BCR-46M
U102
01P 1P 4M 3M 5G 1G 3F 5E 01B 2B 1B 8H 7
H
7J
R10G10
R9F9
R2E10
R1D9
A10C10
A9N10
A2M9
L10
E7K10
F8J9
G6
J8G9
H2F10
G2E9
K1D10
E3C9
G8N9
J2M10
L9
C7K9
C8J10
D7
D8M2
D6P9
E8J1
D5H9
F6C1
F7B9
E6
H4M1
H3P8
F5H10
E4H1
F4D1
G4B8
G3
J4P6
H5C5
H6
J5N5
J6B5
G7
K6C6
K5C3
K7C4
L8B4
K8B7
L7B3
L6B6
L5
L4N8
M7
K2N7
J3P5
F1P4
F2N4
K3P3
D4P2
E2M8
D3N6
E1M6
D2P7
C2M5
L3N3
L2N2
L1N1
K4
A0
IO0 A1
IO1 A2
IO2 A3
IO3 A4
IO4 A5
IO5 A6
IO6 A7
IO7 A8
IO8 A9
IO9 A10
IO10 A11
IO11 A12
IO12 BA0
IO13 BA1
IO14
IO15 DQ0
DQ1
_CE DQ2
_RE DQ3
_WEN DQ4
CLE DQ5
ALE DQ6
_WP DQ7
R_B DQ8
DQ9
VCCN0 DQ10
VCCN1 DQ11
DQ12
VSSN0 DQ13
VSSN1 DQ14
DQ15
VDD0 DQ16
VDD1 DQ17
VDD2 DQ18
VDD3 DQ19
VDD4 DQ20
VDD5 DQ21
DQ22
VSS0 DQ23
VSS1 DQ24
VSS2 DQ25
VSS3 DQ26
VSS4 DQ27
VSS5 DQ28
DQ29
VDDQ0 DQ30
VDDQ1 DQ31
VDDQ2
VDDQ3 _CS
VDDQ4 CK
VDDQ5 CKE
VDDQ6 _WED
VDDQ7 _RAS
VDDQ8 _CAS
VDDQ9 DQM0
DQM1
VSSQ0 DQM2
VSSQ1 DQM3
VSSQ2
VSSQ3 DNU0
VSSQ4 DNU1
VSSQ5 DNU2
VSSQ6 DNU3
VSSQ7 DNU4
VSSQ8 DNU5
VSSQ9 DNU6
1
C
N
2C
N
3CN 4
C
N
5
C
N
6C
N
7CN 8CN 9
C
N
01C
N
11
C
N
21CN
3
1
C
N
41CN
_RAS_S1
S1_ADD[0]
S1_ADD[1]
S1_ADD[10]
S1_ADD[5]
S1_ADD[11]
S1_ADD[6]
S1_ADD[12]
S1_ADD[7]
S1_ADD[13]
S1_ADD[8]
S1_ADD[14]
S1_ADD[9]
S1_ADD[15]
S1_ADD[16]
S1_ADD[16]
S1_ADD[17]
S1_ADD[17]
S1_ADD[18]
S1_ADD[19]
S1_ADD[2]
S1_ADD[20]
S1_ADD[21]
S1_ADD[22]
S1_ADD[23]
S1_ADD[24]
S1_ADD[3]
S1_ADD[4]
S1_DATA[0]
S1_DATA[0]
S1_DATA[1]
S1_DATA[1]
S1_DATA[3]
S1_DATA[3]
S1_DATA[4]
S1_DATA[4]
S1_DATA[5]
S1_DATA[5]
S1_DATA[6]
S1_DATA[6]
S1_DATA[7]
S1_DATA[7]
S1_DATA[2]
S1_DATA[2]
S1_ADD[25]
_NAND_CS_S1
_BC0_S1
_BC1_S1
S1_FCDP
_CAS_S1
S1_CKE
_RAM_CS_S1
_RD_S1
_WR_S1
_WR_S1
S1_SDCLKI
S1_ADD[26]
S1_ADD[27]
S1_ADD[28]
S1_ADD[29]
S1_ADD[30]
_BC2_S1
_BC3_S1
S1_DATA[8]
S1_DATA[8]
S1_DATA[9]
S1_DATA[9]
S1_DATA[11]
S1_DATA[11]
S1_DATA[12]
S1_DATA[12]
S1_DATA[13]
S1_DATA[13]
S1_DATA[14]
S1_DATA[14]
S1_DATA[15]
S1_DATA[15]
S1_DATA[10]
S1_DATA[10]
S1_SDCLKO
2G NAND(LB/128Mx16bit) +1G SDR SDRAM(8Mx4x32bit)
EUSY0347505, Hynix