MSI H55M-E32 series - Page 104

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Carte mère MS-7636
DRAM Timing Mode
Le choix de décision si le DRAM timing est contrôlé par le SPD (Serial Presence
Detect) EEPROM sur le module DRAM. La mise en [Auto] active le DRAM timings et
le sous-menu suivant “Advance DRAM Con󰘰guration” d'être déterminé par le BIOS
basé sur la con󰘰guration sur le SPD. La mise en [Manual] vous permet de con󰘰gurer
le DRAM timings et le sous-menu suivant “Advance DRAM Con󰘰guration” relatifs
manuellement.
Advance DRAM Con󰘰guration
Appuyez sur <Enter> pour entrer dans le sous-menu.
CH1/ CH2 1T/2T Memory Timing
Cet article contrôle le taux d’ordre. La sélection en [1N] fait fonctionner en taux de 1
1N (N=cycles d’horloge) au contrôleur du signaux du SDRAM. La sélection en [2N]
fait fonctionner en taux de 2N au contrôleur du signaux du DRAM.
CH1/ CH2 CAS Latency (CL)
Il contrôle le latence CAS, qui détermine le retard du timing (en cycle d’horloge)
avant que le SDRAM commence un ordre de lecture après l’avoir reçu.
CH1/ CH2 tRCD
Quand le DRAM est rafraîchi, les rangs et les colonnes sont tous adressés séparé-
ment. Cet article vous permet de déterminer le timing de la transition de RAS (row
address strobe) à CAS (column address strobe). Moins fonctionne l’horloge, plus
vite est la performance de DRAM.
CH1/ CH2 tRP
Cet article contrôle le numéro de cycles pour que le Row Address Strobe (RAS) soit
permit à précharger. S’il n’y a pas assez de temps pour que le RAS accumule son
charge avant le refraîchissement de to DRAM, le refraîchissement peut être incom-
plet et le DRAM peut échouer à retirer les données. Cet article applique seulement
quand le DRAM synchrone est installé dans le système.
CH1/ CH2 tRAS
L’article détermine le temps que le RAS prend pour lire ou écrire une cellule de
mémoire.
CH1/ CH2 tRFC
Ce réglage détermine le temps que RFC prend pour lire ou écrire une cellule de
mémoire.
CH1/ CH2 tWR
L’interval de temps minimum entre la 󰘰n d’apparition d’écriture de données et le
début de l’ordre de précharge. Permet à l’ampli󰘰er de sens de conserver les don-
nées aux cellules.
CH1/ CH2 tWTR
L’interval de temps minimum entre la 󰘰n d’apparition d’écriture de données et le
début de l’ordre de précharge. Permet à I/O gating de sur-fonctionner l’ampli󰘰er de
sens avant qu’un ordre de lecture commence.
CH1/ CH2 tRRD
Spéci󰘰e le retard active-à-active de banques di󰘯érentes.
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