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Register viene aggiunto allo Status Byte Register in configurazione AND; se il risultato è zero, il
valore di
ist è 0, altrimenti il valore di ist è 1.
Lo strumento deve anche essere configurato di modo che il valore di
ist possa essere restituito al
controller durante l‘operazione d’interrogazione ciclica parallela. Il controller configura lo
strumento inviando il comando Parallel Poll Configure (PPC) (configura interrogazione ciclica
parallela) seguito dal comando Parallel Poll Enable (PPE) (abilita interrogazione ciclica). I bit nel
comando PPE sono riportati di seguito:
bit 5 = 1 Abilitazione dell’interrogazione ciclica parallela
bit 4 = 0
significato della risposta bit; 0 = basso, 1 = alto
bit 1 = ? posizione bit della risposta
Esempio. Per ottenere il bit RQS (bit 6 dello Status Byte Register) come 1 quando è vero e come 0
quando è falso nella posizione bit 1 in risposta a un’operazione d‘interrogazione ciclica
parallela, inviare i seguenti comandi
*PRE 64
<pmt>, poi PPC seguito da 69H (PPE)
La risposta all'interrogazione ciclica parallela proveniente dal generatore sarà 00H se RQS è 0
e 01H se RQS è 1.
Durante la risposta di interrogazione ciclica parallela, le linee dell’interfaccia DIO hanno una
terminazione resistiva (terminazione passiva). Questo consente a più apparecchi di condividere
la stessa posizione dei bit sia in configurazione AND che OR. Per ulteriori ragguagli, vedi IEEE 488.1.
Reporting sulle modalità operative
Viene conservato un modello a parte sugli errori e sulle modalità operative per ciascuna istanza
d'interfaccia. Per istanza d'interfaccia si intende una connessione potenziale. USB, RS232 e
GPIB sono singole connessioni, quindi rappresentano ciascuna un'stanza d'interfaccia. La LAN
consente di effettuare più connessioni contemporaneamente, quindi rappresenta più istanze
d'interfaccia. Due istanze d'interfaccia vengono assegnate alle due interfacce del socket TCP e
un'altra all'interfaccia della pagina Web. Un modello separato per ciascuna istanza assicura che i
dati non vadano persi poiché molti comandi, come ad esempio *ESR?’, cancellano il contenuto
al momento della lettura.
Lo stato di errore viene gestito attraverso un set di registri, descritti nei seguenti paragrafi e
illustrati nello Status Model alla fine di questa sezione.
Standard Event Status Register e Standard Event Status Enable Register (registro andamento
eventi ordinari e registro attivazione eventi ordinari)
Questi due registri vengono redatti in conformità alla norma IEEE 488.2.
I bit impostati nello Standard Event Status Register che corrispondono ai bit impostati nello
Standard Event Enable Register comportano l’impostazione del bit ESB nello Status Byte
Register.
Lo Standard Event Status Register viene letto e svuotato dal comando *ESR?.
.
Il registro
Standard Event Status Enable si imposta con il comando *ESE <nrf> e si legge con il comando
*ESE?.
È un campo di bit in cui ciascun bit ha il seguente significato.
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