Quectel SG560D Series - Page 80

Smart Module Series
SG560D_Series_Hardware_Design 79 / 134
VREG_L6P_1P8
117
PO
DOVDD for cameras 0, 1, 2 and 3
a total
capacitance
not exceeding
19 μF.
VREG_L7P_2P8
120
PO
AVDD for camera 2
CSI0_CLK_P
14
AI
MIPI CSI0 clock (+)
Requires
differential
impedance of
85 Ω.
CSI0_CLK_N
18
AI
MIPI CSI0 clock (-)
CSI0_LN0_P
16
AI
MIPI CSI0 lane 0 data (+)
CSI0_LN0_N
17
AI
MIPI CSI0 lane 0 data (-)
CSI0_LN1_P
20
AI
MIPI CSI0 lane 1 data (+)
CSI0_LN1_N
21
AI
MIPI CSI0 lane 1 data (-)
CSI0_LN2_P
24
AI
MIPI CSI0 lane 2 data (+)
CSI0_LN2_N
25
AI
MIPI CSI0 lane 2 data (-)
CSI0_LN3_P
28
AI
MIPI CSI0 lane 3 data (+)
CSI0_LN3_N
29
AI
MIPI CSI0 lane 3 data (-)
CAM0_MCLK
30
DO
Master clock of camera 0
CAM0_RST
26
DO
Reset of camera 0
CSI1_CLK_P
38
AI
MIPI CS1 clock (+)
Requires
differential
impedance of
85 Ω.
CSI1_CLK_N
42
AI
MIPI CSI1 clock (-)
CSI1_LN0_P
40
AI
MIPI CSI1 lane 0 data (+)
CSI1_LN0_N
41
AI
MIPI CSI1 lane 0 data (-)
CSI1_LN1_P
44
AI
MIPI CSI1 lane 1 data (+)
CSI1_LN1_N
45
AI
MIPI CSI1 lane 1 data (-)
CSI1_LN2_P
48
AI
MIPI CSI1 lane 2 data (+)
CSI1_LN2_N
49
AI
MIPI CSI1 lane 2 data (-)
CSI1_LN3_P
52
AI
MIPI CSI1 lane 3 data (+)
CSI1_LN3_N
53
AI
MIPI CSI1 lane 3 data (-)
CAM1_MCLK
54
DO
Master clock of camera 1