Denon AVR-X4200W - Page 185

A3V56S40GTP-60(DIGITAL:IC252/IC262/IC272/IC282)

BlockDiagram
A3V56S30GTP
A3V56S40GTP
256M Single Data Rate Synchronous DRAM
Revision 1.0 May, 2013
Page 2 / 39
CLK : Master Clock DQM : Output Disable / Write Mask (A3V56S30GTP
)
CKE : Clock Enable U,L DQM : Output Disable / Write Mask (A3V56S40GTP
)
/CS : Chip Select A0-12 : Address Input
/RAS : Row Address Strobe BA0,1 : Bank Address
/CAS : Column Address Strobe V
DD : Power Supply
/WE : Write Enable V
DDQ : Power Supply for Output
DQ0-7 : Data I/O (A3V56S30GTP) V
SS : Ground
DQ0-15 : Data I/O (A3V56S40GTP) V
SSQ
: Ground for Output
BA0
BA1
VDD
DQ0
VDDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
VDDQ
DQ5
DQ6
V
SSQ
DQ7
V
DD
LDQM
/WE
/CAS
/RAS
/CS
A10(AP)
A2
A3
V
DD
A0
A1
VDD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
VDDQ
NC
DQ3
VSSQ
NC
VDD
NC
/WE
/CAS
/RAS
/CS
BA0
BA1
A10(AP)
A2
A3
VDD
A0
A1
DQM
CKE
VSS
DQ15
VSSQ
DQ14
DQ13
VDDQ
DQ12
DQ11
VSSQ
DQ10
DQ9
VDDQ
DQ8
VSS
NC
UDQM
CLK
CKE
A12
A11
A8
A7
A6
A5
A4
VSS
A9
VSS
DQ7
VSSQ
NC
DQ6
VDDQ
NC
DQ5
VSSQ
NC
DQ4
VDDQ
NC
VSS
NC
CLK
A12
A11
A8
A7
A6
A5
A4
VSS
A9
PIN CONFIGURATION
(TOP VIEW)
x8
x16
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
23
32
24
31
25
30
26
29
27
28
Pin Configuration (Top View)
185