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M_B_D Q3 0
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M_B_D Q4 1
M_B_D Q5 7
M_B_D Q3 7
M_B_D Q6 0
M_B_D Q2
M_B_D Q1 5
M_B_D Q4
M_B_D Q2 6
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M_B_D Q4 2
M_B_D Q8
M_B_D Q5 9
M_B_D Q3 5
M_B_D Q3 6
M_B_D Q4 7
M_B_D Q4 3
M_B_D Q3 8
M_B_D Q5 1
M_B_D Q2 1
M_B_D Q6
M_B_D Q1 9
M_B_D Q1 8
M_B_D Q0
M_B_D Q1 2
M_B_D Q1 0
M_B_D Q5 2
M_B_D Q5 3
M_B_D Q4 5
M_B_D Q4 8
M_B_D Q5 5
M_B_D Q2 9
M_B_B 11
M_B_B 13
M_B_B 12
M_B_B 0
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M_B_B 8
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C671
0.1u_16V_Y 5V_04
3.3VS
1.5V
1.5V
VTT_MEM
VTT_MEM
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M_B_DQS#[7:0]5,12
CHANGE TO STANDARD
20mils
Layout Note:
SO-DIMM_1 is placed farther from the GMCH than SO-DIMM_0
Channel B SO-DIMM 1
M_B_C KE05
M_B_CLK_DDR#15
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M_B_C S# 05
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M_B_C KE15
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CHB_SA1_DIM112
CHB_SA0_DIM112
MVR EF _ C A _D IMMB _R12
MVREF_DQ_DIMMB9,12
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