AC701 Evaluation Board www.xilinx.com 15
UG952 (v1.3) April 7, 2015
Feature Descriptions
K2 DDR3_A15 SSTL15 78 A15
N1 DDR3_BA0 SSTL15 109 BA0
M1 DDR3_BA1 SSTL15 108 BA1
H2 DDR3_BA2 SSTL15 79 BA2
AB6 DDR3_D0 SSTL15 5 DQ0
AA8 DDR3_D1 SSTL15 7 DQ1
Y8 DDR3_D2 SSTL15 15 DQ2
AB5 DDR3_D3 SSTL15 17 DQ3
AA5 DDR3_D4 SSTL15 4 DQ4
Y5 DDR3_D5 SSTL15 6 DQ5
Y6 DDR3_D6 SSTL15 16 DQ6
Y7 DDR3_D7 SSTL15 18 DQ7
AF4 DDR3_D8 SSTL15 21 DQ8
AF5 DDR3_D9 SSTL15 23 DQ9
AF3 DDR3_D10 SSTL15 33 DQ10
AE3 DDR3_D11 SSTL15 35 DQ11
AD3 DDR3_D12 SSTL15 22 DQ12
AC3 DDR3_D13 SSTL15 24 DQ13
AB4 DDR3_D14 SSTL15 34 DQ14
AA4 DDR3_D15 SSTL15 36 DQ15
AC2 DDR3_D16 SSTL15 39 DQ16
AB2 DDR3_D17 SSTL15 41 DQ17
AF2 DDR3_D18 SSTL15 51 DQ18
AE2 DDR3_D19 SSTL15 53 DQ19
Y1 DDR3_D20 SSTL15 40 DQ20
Y2 DDR3_D21 SSTL15 42 DQ21
AC1 DDR3_D22 SSTL15 50 DQ22
AB1 DDR3_D23 SSTL15 52 DQ23
Y3 DDR3_D24 SSTL15 57 DQ24
W3 DDR3_D25 SSTL15 59 DQ25
W6 DDR3_D26 SSTL15 67 DQ26
V6 DDR3_D27 SSTL15 69 DQ27
Table 1-4: DDR3 Memory Connections to the FPGA (Cont’d)
FPGA Pin (U1)
Schematic Net
Name
I/O Standard
J1 DDR3 Memory
Pin Number Pin Name