Xilinx Virtex-5 FPGA ML561

110 www.xilinx.com Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
Appendix A: FPGA Pinouts
R
QDRII Memory Interface (cont.)
QDR2_D_BY7_B6 U28 QDR2_Q_BY3_B2 G27
QDR2_D_BY7_B7 U27 QDR2_Q_BY3_B3 F26
QDR2_D_BY7_B8 T29 QDR2_Q_BY3_B4 F25
QDR2_Q_BY0_B0 J34 QDR2_Q_BY3_B5 H24
QDR2_Q_BY0_B1 H34 QDR2_Q_BY3_B6 H25
QDR2_Q_BY0_B2 H33 QDR2_Q_BY3_B7 G26
QDR2_Q_BY0_B3 J32 QDR2_Q_BY3_B8 G25
QDR2_Q_BY0_B4 F34 QDR2_Q_BY4_B0 AP32
QDR2_Q_BY0_B5 G33 QDR2_Q_BY4_B1 AN32
QDR2_Q_BY0_B6 E33 QDR2_Q_BY4_B2 AN33
QDR2_Q_BY0_B7 E32 QDR2_Q_BY4_B3 AN34
QDR2_Q_BY0_B8 E34 QDR2_Q_BY4_B4 AM32
QDR2_Q_BY1_B0 T24 QDR2_Q_BY4_B5 AM33
QDR2_Q_BY1_B1 R24 QDR2_Q_BY4_B6 AL33
QDR2_Q_BY1_B2 N25 QDR2_Q_BY4_B7 AL34
QDR2_Q_BY1_B3 P25 QDR2_Q_BY4_B8 AK32
QDR2_Q_BY1_B4 P24 QDR2_Q_BY5_B0 AF34
QDR2_Q_BY1_B5 N24 QDR2_Q_BY5_B1 AE33
QDR2_Q_BY1_B6 P27 QDR2_Q_BY5_B2 AF33
QDR2_Q_BY1_B7 P26 QDR2_Q_BY5_B3 AB33
QDR2_Q_BY1_B8 N28 QDR2_Q_BY5_B4 AC33
QDR2_Q_BY2_B0 G32 QDR2_Q_BY5_B5 AB32
QDR2_Q_BY2_B1 D34 QDR2_Q_BY5_B6 AC32
QDR2_Q_BY2_B2 C34 QDR2_Q_BY5_B7 AD34
QDR2_Q_BY2_B3 D32 QDR2_Q_BY5_B8 AC34
QDR2_Q_BY2_B4 C32 QDR2_Q_BY6_B0 Y32
QDR2_Q_BY2_B5 C33 QDR2_Q_BY6_B1 Y34
QDR2_Q_BY2_B6 B33 QDR2_Q_BY6_B2 AA34
QDR2_Q_BY2_B7 A33 QDR2_Q_BY6_B3 AA33
QDR2_Q_BY2_B8 B32 QDR2_Q_BY6_B4 Y33
QDR2_Q_BY3_B0 H28 QDR2_Q_BY6_B5 V34
QDR2_Q_BY3_B1 H27 QDR2_Q_BY6_B6 W34
Table A-3: FPGA #3 Pinout (Continued)
Signal Name Pin Signal Name Pin