Denon AVR-X1100W

A3V64S40GTP-60 (DIGITAL_DSP : IC783)
Block diagram
A3V64S40GTP
64M Single Data Rate Synchronous DRAM
Revision 1.0 Dec., 2012
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CLK : Master Clock U,LDQM : Output Disable / Write Mask
CKE : Clock Enable A0-11 : Address Input
/CS : Chip Select BA0,1 : Bank Address
/RAS : Row Address Strobe Vdd : Power Supply
/CAS : Column Address Strobe VddQ : Power Supply for Output
/WE : Write Enable Vss : Ground
DQ0-15 : Data I/O VssQ : Ground for Output
BA0
BA1
Vdd
DQ0
VddQ
DQ1
DQ2
VssQ
DQ3
DQ4
VddQ
DQ5
DQ6
VssQ
DQ7
Vdd
LDQM
/WE
/CAS
/RAS
/CS
A10(AP)
A2
A3
Vdd
A0
A1
Vss
DQ15
VssQ
DQ14
DQ13
VddQ
DQ12
DQ11
VssQ
DQ10
DQ9
VddQ
DQ8
Vss
NC
UDQM
CLK
CKE
NC
A11
A8
A7
A6
A5
A4
Vss
A9
PIN CONFIGURATION (TOP VIEW)
PIN CONFIGURATION
(TOP VIEW)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
23
32
24
31
25
30
26
29
27
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A3V64S40GTP
64M Single Data Rate Synchronous DRAM
Revision 1.0 Dec., 2012
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BLOCK DIAGRAM
Type Designation Code
75: 133MHz@CL=3
70: 143MHz@CL=3
60: 166MHz@CL=3
A
3
V
64
S
4
0G
TP
-
60
Speed
Package Type
TP: TSOP II
Die Version
0G: Version 0G
I/O
Configuration
4: x16
Classification
S: SDR
Zentel Memory
De nsity
64: 64Mb
Interface
V: LVTTL
Product Line
3: DRAM
A0-11
4096 x 256 x 16
4096 x 256 x 16
4096 x 256 x 16
4096 x 256 x 16
U,LDQM
DQ0-15
140