Denon AVR-4520 - Page 202

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A3V56S30FTP-6G (NETWORK/DSP : U0505, U0506)
A3V56S40FTP-6G (NETWORK/DSP : U0102, U0202, U0302)
A3V56S30FTP
A3V56S40FTP
256M Single Data Rate Synchronous DRAM
Revision 1.1 Mar., 2010
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CLK : Master Clock DQM : Output Disable / Write Mask (A3V56S30FTP)
CKE : Clock Enable DQMU,L : Output Disable / Write Mask (A3V56S40FTP)
/CS : Chip Select A0-12 : Address Input
/RAS : Row Address Strobe BA0,1 : Bank Address
/CAS : Column Address Strobe Vdd : Power Supply
/WE : Write Enable VddQ : Power Supply for Output
DQ0-7 : Data I/O (A3V56S30FTP) Vss : Groun
d
DQ0-15 : Data I/O (A3V56S40FTP) VssQ : Ground for Output
BA0
BA1
Vdd
DQ0
VddQ
DQ1
DQ2
VssQ
DQ3
DQ4
VddQ
DQ5
DQ6
VssQ
DQ7
Vdd
DQML
/WE
/CAS
/RAS
/CS
A
10(AP)
A
2
A
3
Vdd
A
0
A
1
Vdd
DQ0
VddQ
NC
DQ1
VssQ
NC
DQ2
VddQ
NC
DQ3
VssQ
NC
Vdd
NC
/WE
/CAS
/RAS
/CS
BA0
BA1
A
10(AP)
A
2
A
3
Vdd
A
0
A
1
DQM
CKE
Vss
DQ15
VssQ
DQ14
DQ13
VddQ
DQ12
DQ11
VssQ
DQ10
DQ9
VddQ
DQ8
Vss
NC
DQMU
CLK
CKE
A
12
A
11
A
8
A
7
A
6
A
5
A
4
Vss
A
9
Vss
DQ7
VssQ
NC
DQ6
VddQ
NC
DQ5
VssQ
NC
DQ4
VddQ
NC
Vss
NC
CLK
A
12
A
11
A
8
A
7
A
6
A
5
A
4
Vss
A
9
PIN CONFIGURATION (TOP VIEW)
PIN CONFIGURATION
(TOP VIEW)
A3V56S30FTP-6G
A3V56S40FTP-6G
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
23 32
24 31
25 30
26 29
27 28