Xilinx VC709 - Page 85

VC709 Evaluation Board www.xilinx.com 85
UG887 (v1.0) February 4, 2013
VC709 Board UCF Listing
NET PCIE_TX[6]_N LOC = AJ1 ;# MGTXTXN1_114
NET PCIE_TX[5]_P LOC = AH4 ;# MGTXTXP2_114
NET PCIE_TX[5]_N LOC = AH3 ;# MGTXTXN2_114
NET PCIE_TX[4]_P LOC = AG2 ;# MGTXTXP3_114
NET PCIE_TX[4]_N LOC = AG1 ;# MGTXTXN3_114
NET PCIE_TX[3]_P LOC = AE2 ;# MGTXTXP0_115
NET PCIE_TX[3]_N LOC = AE1 ;# MGTXTXN0_115
NET PCIE_TX[2]_P LOC = AC2 ;# MGTXTXP1_115
NET PCIE_TX[2]_N LOC = AC1 ;# MGTXTXN1_115
NET PCIE_TX[1]_P LOC = AA2 ;# MGTXTXP2_115
NET PCIE_TX[1]_N LOC = AA1 ;# MGTXTXN2_115
NET PCIE_TX[0]_P LOC = W2 ;# MGTXTXP3_115
NET PCIE_TX[0]_N LOC = W1 ;# MGTXTXN3_115
##
## PCIE Add-In-Card Receiver Lanes
##
NET PCIE_RX[7]_P LOC = AG6 ;# MGTXRXP0_114
NET PCIE_RX[7]_N LOC = AG5 ;# MGTXRXN0_114
NET PCIE_RX[6]_P LOC = AF4 ;# MGTXRXP1_114
NET PCIE_RX[6]_N LOC = AF3 ;# MGTXRXN1_114
NET PCIE_RX[5]_P LOC = AE6 ;# MGTXRXP2_114
NET PCIE_RX[5]_N LOC = AE5 ;# MGTXRXN2_114
NET PCIE_RX[4]_P LOC = AD4 ;# MGTXRXP3_114
NET PCIE_RX[4]_N LOC = AD3 ;# MGTXRXN3_114
NET PCIE_RX[3]_P LOC = AC6 ;# MGTXRXP0_115
NET PCIE_RX[3]_N LOC = AC5 ;# MGTXRXN0_115
NET PCIE_RX[2]_P LOC = AB4 ;# MGTXRXP1_115
NET PCIE_RX[2]_N LOC = AB3 ;# MGTXRXN1_115
NET PCIE_RX[1]_P LOC = AA6 ;# MGTXRXP2_115
NET PCIE_RX[1]_N LOC = AA5 ;# MGTXRXN2_115
NET PCIE_RX[0]_P LOC = Y4 ;# MGTXRXP3_115
NET PCIE_RX[0]_N LOC = Y3 ;# MGTXRXN3_115
##
## PCIE Add-In-Card GTH Reference Clock input
##
NET PCIE_CLK_QO_N LOC = AB7 ;# MGTREFCLK1N_115
NET PCIE_CLK_QO_P LOC = AB8 ;# MGTREFCLK1P_115
##
## PCIE Add-In-Card Miscellaneous inputs
## R236 is not populated on PCB
## PCIE_WAKE_B not connected to FPGA
## Bank 13 VCCO = 1.8V
##
NET PCIE_WAKE_B_LS LOC = AV33 ; # IO_L11N_T1_SRCC_13
NET PCIE_PERST_LS LOC = AV35 ; # IO_L13N_T2_MRCC_13
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## SFP+ GTH Interface
## Note order of REFDES versus SFP(x):
## P5 = SFP4
## P4 = SFP3
## P3 = SFP1
## P2 = SFP2
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## SFP+ Transmitter Lanes