Allen-Bradley SLC 500 Series

Publication 1747-RM001G-EN-P - November 2008
ii Table of Contents
High-speed Counter Operation . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
Reset (RES). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
Chapter 3
Comparison Instructions
About the Comparison Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
Comparison Instructions Overview . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Using Indexed Word Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Using Indirect Word Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Equal (EQU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Not Equal (NEQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
Less Than (LES). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
Less Than or Equal (LEQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
Greater Than (GRT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
Greater Than or Equal (GEQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
Masked Comparison for Equal (MEQ). . . . . . . . . . . . . . . . . . . . . . . . 3-4
Entering Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
Limit Test (LIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
Entering Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
Chapter 4
Math Instructions
About the Math Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Math Instructions Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Entering Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Using Indexed Word Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Using Indirect Word Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Updates to Arithmetic Status Bits. . . . . . . . . . . . . . . . . . . . . . . . . 4-3
Overflow Trap Bit, S:5/0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
Updates to the Math Register, S:13 and S:14 . . . . . . . . . . . . . . . . 4-3
Using Floating Point Data File (F8:). . . . . . . . . . . . . . . . . . . . . . . 4-4
Add (ADD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
Updates to Arithmetic Status Bits. . . . . . . . . . . . . . . . . . . . . . . . . 4-5
Subtract (SUB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
Updates to Arithmetic Status Bits. . . . . . . . . . . . . . . . . . . . . . . . . 4-5
32-Bit Addition and Subtraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
Math Overflow Selection Bit S:2/14. . . . . . . . . . . . . . . . . . . . . . . 4-6
Multiply (MUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
Updates to Arithmetic Status Bits. . . . . . . . . . . . . . . . . . . . . . . . . 4-8
Updates to the Math Register, S:13 and S:14 . . . . . . . . . . . . . . . . 4-9
Divide (DIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
Updates to Arithmetic Status Bits. . . . . . . . . . . . . . . . . . . . . . . . . 4-9
Updates to the Math Registers, S:13 and S:14 . . . . . . . . . . . . . . 4-10
Double Divide (DDV). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11
Updates to Arithmetic Status Bits. . . . . . . . . . . . . . . . . . . . . . . . 4-11
Updates to the Math Registers, S:13 and S:14 . . . . . . . . . . . . . . 4-11
Clear (CLR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12