Xilinx Virtex-5 RocketIO GTP User Manual

286 www.xilinx.com Virtex-5 RocketIO GTP Transceiver User Guide
UG196 (v1.3) May 25, 2007
Appendix D: DRP Address Map of the GTP_DUAL Tile
R
CLK_COR_REPEAT_WAIT_1
17<13> 17<12>
17<11>
17<10>
17<9>
CLK_COR_SEQ_1_1_0
37<8> 37<9>
37<10>
37<11>
37<12> 37<13> 37<14> 37<15>
38<0> 38<1>
CLK_COR_SEQ_1_1_1
18<7> 18<6> 18<5> 18<4> 18<3> 18<2> 18<1> 18<0>
17<15> 17<14>
CLK_COR_SEQ_1_2_0
36<14> 36<15>
37<0> 37<1> 37<2> 37<3> 37<4> 37<5> 37<6> 37<7>
CLK_COR_SEQ_1_2_1
19<1> 19<0>
18<15> 18<14> 18<13> 18<12>
18<11>
18<10>
18<9> 18<8>
CLK_COR_SEQ_1_3_0
36<4> 36<5> 36<6> 36<7> 36<8> 36<9>
36<10>
36<11>
36<12> 36<13>
CLK_COR_SEQ_1_3_1
19<11>
19<10>
19<9> 19<8> 19<7> 19<6> 19<5> 19<4> 19<3> 19<2>
CLK_COR_SEQ_1_4_0
35<10>
35<11>
35<12> 35<13> 35<14> 35<15>
36<0> 36<1> 36<2> 36<3>
CLK_COR_SEQ_1_4_1
1a<5> 1a<4> 1a<3> 1a<2> 1a<1> 1a<0>
19<15> 19<14> 19<13> 19<12>
CLK_COR_SEQ_1_ENABLE_0
35<6> 35<7> 35<8> 35<9>
CLK_COR_SEQ_1_ENABLE_1
1a<9> 1a<8> 1a<7> 1a<6>
CLK_COR_SEQ_2_1_0
34<12> 34<13> 34<14> 34<15>
35<0> 35<1> 35<2> 35<3> 35<4> 35<5>
Table D-2: DRP Address by Attribute (Continued)
Attribute
Bit
0 1 2 3 4 5 6 7 8 9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

Xilinx Virtex-5 RocketIO GTP Specifications

General

Brand	Xilinx
Model	Virtex-5 RocketIO GTP
Category	Transceiver
Language	English