Bouffalo Lab BL702 - Clock Architecture

BL702/704/706 Reference Manual
MCU
DIV
bclk
144MHz
120MHz
57.6MHz
96MHz
CG
DIV
hclk
SOC
fclk
f32k_clk
CG
PMU
1
1
1
0
DIV
uart clk
(~2MHz)
xclk
DIV CG i2c clk
DIV CG spi clk
DIV
CG
general adc clk
1
1
CG
pwm clk
0
RC32K
XTAL32K
DIV
CG
en11bit
f32k_sel
RC32M
clkpll_xtal_rc32m_sel
DLL
xtal_clk
root_clk_sel[0]
pll_en
bclk_en
bclk_div
hclk_en
hclk_div
root_clk_sel[1]
pll_sel
sel
sel
sel
3bit
6bit
16bit
8bit
5bit
en
en
en
en
en
pir
CG
CG
Cnt
XTAL
32MHz
96MHz
72MHz
DIV CG

ash clk
en3bit
sel
DIV CG
ir clk
6bit en
CG
gpdac clk
(~512KHz)
DIV
sel
en
duty
AUPLL
24.576MHz
32.768MHz
CG
i2s clk(~2MHz)
en
32MHz
DIV
sel
5bit
CG
CG
CG
en
en
en
/8
kys clk(1MHz)
qdec clk(1MHz)
kys clk(128KHz)
/2
usb clk
(duty 50/50)
en
CG
48MHz
1
duty
Fig. 2.2: Clock architecture
BL702/704/706 Reference Manual 28/ 375
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