Texas Instruments TMS320C28x - Page 14

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1−1. High-Level Conceptual Diagram of the CPU 1-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1−2. TMS320C28x High-Level Memory Map 1-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−1. Conceptual Block Diagram of the CPU 2-3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−2. C28x Registers 2-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−3. Individually Accessible Portions of the Accumulator 2-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−4. Individually Accessible Halves of the XT Register 2-9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−5. Individually Accessible Halves of the P Register 2-9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−6. Pages of Data Memory 2-11. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−7. Address Reach of the Stack Pointer 2-12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−8. XAR0 − XAR7 Registers 2-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−9. XAR0 − XAR7 2-13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−10. Bit Fields of Status Register (ST0) 2-16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−11. Bit Fields of Status Register 1 (ST1) 2-34. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2−12. Conceptual Diagram of Components Involved in 16 X16-Bit Multiplication 2-42. . . . . . . . . . .
2−13. Conceptual Diagram of Components Involved in 32 X 32-Bit Multiplication 2-43. . . . . . . . . . .
3−1. Interrupt Flag Register (IFR) 3-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−2. Interrupt Enable Register (IER) 3-9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−3. Debug Interrupt Enable Register (DBGIER) 3-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−4. Standard Operation for CPU Maskable Interrupts 3-12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3−5. Functional Flow Chart for an Interrupt Initiated by the TRAP Instruction 3-18. . . . . . . . . . . . .
5−1. Circular Buffer with AMODE = 0 5-22. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5−2. Circular Buffer with AMODE = 1 5-24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−1. JTAG Header to Interface a Target to the Scan Controller 7-3. . . . . . . . . . . . . . . . . . . . . . . . . .
7−2. Stop Mode Execution States 7-8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−3. Real-time Mode Execution States 7-10. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−4. Stop Mode Versus Real-Time Mode 7-12. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−5. Process for Handling a DT-DMA Request 7-17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−6. ADDRL (at Data-Space Address 00 083816) 7-24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−7. ADDRH (at Data-Space Address 00 083916) 7-24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−8. REFL (at Data-Space Address 00 084A16) 7-24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−9. REFH (at Data-Space Address 00 084B16) 7-24. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7−10. Valid Combinations of Analysis Resources 7-30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A−1. Status register ST0 A-4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A−2. Status register ST1, Bits15−8 A-5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A−3. Status Register ST1, Bits 7−0 A-6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A−4. Interrupt flag register (IFR) A-7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .