NXP Semiconductors LPC1769 - Page 819

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User manual Rev. 3 — 20 December 2013 819 of 841
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NXP Semiconductors
UM10360
Chapter 35: Supplementary information
Example 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . .45
Example 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . .46
4.5.13 PLL0 setup sequence. . . . . . . . . . . . . . . . . . . 47
4.6 PLL1 (Phase Locked Loop 1) . . . . . . . . . . . . . 48
4.6.1 PLL1 register description . . . . . . . . . . . . . . . . 48
4.6.2 PLL1 Control register (PLL1CON - 0x400F
C0A0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
4.6.3 PLL1 Configuration register (PLL1CFG -
0x400F C0A4) . . . . . . . . . . . . . . . . . . . . . . . . 50
4.6.4 PLL1 Status register (PLL1STAT - 0x400F
C0A8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.6.4.1 PLL1 modes . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.6.5 PLL1 Interrupt: PLOCK1. . . . . . . . . . . . . . . . . 51
4.6.6 PLL1 Feed register (PLL1FEED - 0x400F
C0AC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.6.7 PLL1 and Power-down mode . . . . . . . . . . . . . 52
4.6.8 PLL1 frequency calculation . . . . . . . . . . . . . . 53
4.6.9 Procedure for determining PLL1 settings . . . . 53
4.7 Clock dividers . . . . . . . . . . . . . . . . . . . . . . . . . 55
4.7.1 CPU Clock Configuration register (CCLKCFG -
0x400F C104). . . . . . . . . . . . . . . . . . . . . . . . . 55
4.7.2 USB Clock Configuration register (USBCLKCFG -
0x400F C108). . . . . . . . . . . . . . . . . . . . . . . . . 56
4.7.3 Peripheral Clock Selection registers 0 and 1
(PCLKSEL0 - 0x400F C1A8 and PCLKSEL1 -
0x400F C1AC) . . . . . . . . . . . . . . . . . . . . . . . . 57
4.8 Power control . . . . . . . . . . . . . . . . . . . . . . . . . 59
4.8.1 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . 59
4.8.2 Deep Sleep mode . . . . . . . . . . . . . . . . . . . . . 59
4.8.3 Power-down mode. . . . . . . . . . . . . . . . . . . . . 60
4.8.4 Deep Power-down mode . . . . . . . . . . . . . . . . 61
4.8.5 Peripheral power control . . . . . . . . . . . . . . . . 61
4.8.6 Register description . . . . . . . . . . . . . . . . . . . . 61
4.8.7 Power Mode Control register (PCON -
0x400F C0C0) . . . . . . . . . . . . . . . . . . . . . . . . 62
4.8.7.1 Encoding of Reduced Power Modes . . . . . . . 63
4.8.8 Wake-up from Reduced Power Modes . . . . . 63
4.8.9 Power Control for Peripherals register (PCONP -
0x400F C0C4) . . . . . . . . . . . . . . . . . . . . . . . . 63
4.8.10 Power control usage notes . . . . . . . . . . . . . . 65
4.8.11 Power domains . . . . . . . . . . . . . . . . . . . . . . . 65
4.9 Wake-up timer . . . . . . . . . . . . . . . . . . . . . . . . . 66
4.10 External clock output pin . . . . . . . . . . . . . . . . 67
4.10.1 Clock Output Configuration register
(CLKOUTCFG - 0x400F C1C8). . . . . . . . . . . 67
Chapter 5: LPC176x/5x Flash accelerator
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
5.2 Flash accelerator blocks. . . . . . . . . . . . . . . . . 69
5.2.1 Flash memory bank . . . . . . . . . . . . . . . . . . . . 69
5.2.2 Flash programming Issues . . . . . . . . . . . . . . . 70
5.3 Register description . . . . . . . . . . . . . . . . . . . . 70
5.4 Flash Accelerator Configuration register
(FLASHCFG - 0x400F C000) . . . . . . . . . . . . . . 71
5.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Chapter 6: LPC176x/5x Nested Vectored Interrupt Controller (NVIC)
6.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
6.2 Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
6.3 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . 73
6.4 Vector table remapping . . . . . . . . . . . . . . . . . . 76
Examples:. . . . . . . . . . . . . . . . . . . . . . . . . . . . .76
6.5 Register description . . . . . . . . . . . . . . . . . . . . 77
6.5.1 Interrupt Set-Enable Register 0 register (ISER0 -
0xE000 E100). . . . . . . . . . . . . . . . . . . . . . . . . 78
6.5.2 Interrupt Set-Enable Register 1 register (ISER1 -
0xE000 E104). . . . . . . . . . . . . . . . . . . . . . . . . 79
6.5.3 Interrupt Clear-Enable Register 0 (ICER0 -
0xE000 E180). . . . . . . . . . . . . . . . . . . . . . . . . 80
6.5.4 Interrupt Clear-Enable Register 1 register (ICER1
- 0xE000 E184). . . . . . . . . . . . . . . . . . . . . . . . 81
6.5.5 Interrupt Set-Pending Register 0 register (ISPR0 -
0xE000 E200). . . . . . . . . . . . . . . . . . . . . . . . . 82
6.5.6 Interrupt Set-Pending Register 1 register (ISPR1 -
0xE000 E204) . . . . . . . . . . . . . . . . . . . . . . . . 83
6.5.7 . . . . . Interrupt Clear-Pending Register 0 register
(ICPR0 - 0xE000 E280) . . . . . . . . . . . . . . . . . 84
6.5.8 . . . . . Interrupt Clear-Pending Register 1 register
(ICPR1 - 0xE000 E284) . . . . . . . . . . . . . . . . . 85
6.5.9 Interrupt Active Bit Register 0 (IABR0 - 0xE000
E300) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
6.5.10 Interrupt Active Bit Register 1 (IABR1 - 0xE000
E304) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
6.5.11 Interrupt Priority Register 0 (IPR0 - 0xE000
E400) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
6.5.12 Interrupt Priority Register 1 (IPR1 - 0xE000
E404) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
6.5.13 Interrupt Priority Register 2 (IPR2 - 0xE000
E408) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88