NXP Semiconductors LPC1769 - Page 821

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User manual Rev. 3 — 20 December 2013 821 of 841
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UM10360
Chapter 35: Supplementary information
9.5.4 GPIO port Pin value register FIOxPIN (FIO0PIN to
FIO4PIN- 0x2009 C014 to 0x2009 C094) . . 128
9.5.5 Fast GPIO port Mask register FIOxMASK
(FIO0MASK to FIO4MASK - 0x2009 C010 to
0x2009 C090). . . . . . . . . . . . . . . . . . . . . . . . 130
9.5.6 GPIO interrupt registers . . . . . . . . . . . . . . . . 132
9.5.6.1 GPIO overall Interrupt Status register (IOIntStatus
- 0x4002 8080) . . . . . . . . . . . . . . . . . . . . . . . 132
9.5.6.2 GPIO Interrupt Enable for port 0 Rising Edge
(IO0IntEnR - 0x4002 8090) . . . . . . . . . . . . . 132
9.5.6.3 GPIO Interrupt Enable for port 2 Rising Edge
(IO2IntEnR - 0x4002 80B0) . . . . . . . . . . . . . 133
9.5.6.4 GPIO Interrupt Enable for port 0 Falling Edge
(IO0IntEnF - 0x4002 8094). . . . . . . . . . . . . . 134
9.5.6.5 GPIO Interrupt Enable for port 2 Falling Edge
(IO2IntEnF - 0x4002 80B4) . . . . . . . . . . . . . 135
9.5.6.6 GPIO Interrupt Status for port 0 Rising Edge
Interrupt (IO0IntStatR - 0x4002 8084) . . . . . 136
9.5.6.7 GPIO Interrupt Status for port 2 Rising Edge
Interrupt (IO2IntStatR - 0x4002 80A4) . . . . . 137
9.5.6.8 GPIO Interrupt Status for port 0 Falling Edge
Interrupt (IO0IntStatF - 0x4002 8088) . . . . . 137
9.5.6.9 GPIO Interrupt Status for port 2 Falling Edge
Interrupt (IO2IntStatF - 0x4002 80A8) . . . . . 138
9.5.6.10 GPIO Interrupt Clear register for port 0 (IO0IntClr
- 0x4002 808C) . . . . . . . . . . . . . . . . . . . . . . 139
9.5.6.11 GPIO Interrupt Clear register for port 2 (IO2IntClr
- 0x4002 80AC) . . . . . . . . . . . . . . . . . . . . . . 140
9.6 GPIO usage notes . . . . . . . . . . . . . . . . . . . . . 141
9.6.1 Example: An instantaneous output of 0s and 1s on
a GPIO port . . . . . . . . . . . . . . . . . . . . . . . . . 141
9.6.2 Writing to FIOSET/FIOCLR vs. FIOPIN. . . . 141
Chapter 10: LPC176x/5x Ethernet
10.1 Basic configuration . . . . . . . . . . . . . . . . . . . . 142
10.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 142
10.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
10.4 Architecture and operation. . . . . . . . . . . . . . 144
10.5 DMA engine functions. . . . . . . . . . . . . . . . . . 145
10.6 Overview of DMA operation . . . . . . . . . . . . . 145
10.7 Ethernet Packet . . . . . . . . . . . . . . . . . . . . . . . 146
10.8 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
10.8.1 Partitioning . . . . . . . . . . . . . . . . . . . . . . . . . . 147
10.8.2 Example PHY Devices . . . . . . . . . . . . . . . . . 148
10.9 Pin description. . . . . . . . . . . . . . . . . . . . . . . . 148
10.10 Registers and software interface . . . . . . . . . 149
10.10.1 Register map . . . . . . . . . . . . . . . . . . . . . . . . 149
10.11 Ethernet MAC register definitions . . . . . . . . 151
10.11.1 MAC Configuration Register 1 (MAC1 -
0x5000 0000) . . . . . . . . . . . . . . . . . . . . . . . . 151
10.11.2 MAC Configuration Register 2 (MAC2 -
0x5000 0004) . . . . . . . . . . . . . . . . . . . . . . . . 151
10.11.3 Back-to-Back Inter-Packet-Gap Register (IPGT -
0x5000 0008) . . . . . . . . . . . . . . . . . . . . . . . . 153
10.11.4 Non Back-to-Back Inter-Packet-Gap Register
(IPGR - 0x5000 000C) . . . . . . . . . . . . . . . . . 153
10.11.5 Collision Window / Retry Register (CLRT -
0x5000 0010) . . . . . . . . . . . . . . . . . . . . . . . . 154
10.11.6 Maximum Frame Register (MAXF - 0x5000
0014) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
10.11.7 PHY Support Register (SUPP - 0x5000
0018) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
10.11.8 Test Register (TEST - 0x5000 001C) . . . . . . 154
10.11.9 MII Mgmt Configuration Register (MCFG -
0x5000 0020) . . . . . . . . . . . . . . . . . . . . . . . . 155
10.11.10 MII Mgmt Command Register (MCMD -
0x5000 0024) . . . . . . . . . . . . . . . . . . . . . . . . 156
10.11.11 MII Mgmt Address Register (MADR -
0x5000 0028) . . . . . . . . . . . . . . . . . . . . . . . . 156
10.11.12 MII Mgmt Write Data Register (MWTD -
0x5000 002C) . . . . . . . . . . . . . . . . . . . . . . . 156
10.11.13 MII Mgmt Read Data Register (MRDD -
0x5000 0030) . . . . . . . . . . . . . . . . . . . . . . . . 157
10.11.14 MII Mgmt Indicators Register (MIND -
0x5000 0034) . . . . . . . . . . . . . . . . . . . . . . . . 157
10.11.15 Station Address 0 Register (SA0 - 0x5000
0040) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
10.11.16 Station Address 1 Register (SA1 - 0x5000
0044) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
10.11.17 Station Address 2 Register (SA2 - 0x5000
0048) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
10.12 Control register definitions. . . . . . . . . . . . . 159
10.12.1 Command Register (Command - 0x5000
0100) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
10.12.2 Status Register (Status - 0x5000 0104) . . . . 159
10.12.3 Receive Descriptor Base Address Register
(RxDescriptor - 0x5000 0108) . . . . . . . . . . . 160
10.12.4 Receive Status Base Address Register (RxStatus
- 0x5000 010C) . . . . . . . . . . . . . . . . . . . . . . 160
10.12.5 Receive Number of Descriptors Register
(RxDescriptor - 0x5000 0110) . . . . . . . . . . . 160
10.12.6 Receive Produce Index Register
(RxProduceIndex - 0x5000 0114) . . . . . . . . 161