NXP Semiconductors LPC1769 - Page 822

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User manual Rev. 3 — 20 December 2013 822 of 841
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UM10360
Chapter 35: Supplementary information
10.12.7 Receive Consume Index Register
(RxConsumeIndex - 0x5000 0118). . . . . . . . 161
10.12.8 Transmit Descriptor Base Address Register
(TxDescriptor - 0x5000 011C). . . . . . . . . . . . 162
10.12.9 Transmit Status Base Address Register (TxStatus
- 0x5000 0120) . . . . . . . . . . . . . . . . . . . . . . . 162
10.12.10 Transmit Number of Descriptors Register
(TxDescriptorNumber - 0x5000 0124) . . . . . 162
10.12.11 Transmit Produce Index Register
(TxProduceIndex - 0x5000 0128) . . . . . . . . . 163
10.12.12 Transmit Consume Index Register
(TxConsumeIndex - 0x5000 012C). . . . . . . . 163
10.12.13 Transmit Status Vector 0 Register (TSV0 -
0x5000 0158) . . . . . . . . . . . . . . . . . . . . . . . . 163
10.12.14 Transmit Status Vector 1 Register (TSV1 -
0x5000 015C). . . . . . . . . . . . . . . . . . . . . . . . 164
10.12.15 Receive Status Vector Register (RSV -
0x5000 0160) . . . . . . . . . . . . . . . . . . . . . . . . 165
10.12.16 Flow Control Counter Register
(FlowControlCounter - 0x5000 0170) . . . . . . 166
10.12.17 Flow Control Status Register (FlowControlStatus -
0x5000 0174) . . . . . . . . . . . . . . . . . . . . . . . . 166
10.13 Receive filter register definitions. . . . . . . . . 167
10.13.1 Receive Filter Control Register (RxFilterCtrl -
0x5000 0200) . . . . . . . . . . . . . . . . . . . . . . . . 167
10.13.2 Receive Filter WoL Status Register
(RxFilterWoLStatus - 0x5000 0204) . . . . . . . 167
10.13.3 Receive Filter WoL Clear Register
(RxFilterWoLClear - 0x5000 0208). . . . . . . . 168
10.13.4 Hash Filter Table LSBs Register (HashFilterL -
0x5000 0210) . . . . . . . . . . . . . . . . . . . . . . . . 168
10.13.5 Hash Filter Table MSBs Register (HashFilterH -
0x5000 0214) . . . . . . . . . . . . . . . . . . . . . . . . 169
10.14 Module control register definitions . . . . . . . 169
10.14.1 Interrupt Status Register (IntStatus -
0x5000 0FE0). . . . . . . . . . . . . . . . . . . . . . . . 169
10.14.2 Interrupt Enable Register (IntEnable -
0x5000 0FE4). . . . . . . . . . . . . . . . . . . . . . . . 170
10.14.3 Interrupt Clear Register (IntClear - 0x5000
0FE8) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
10.14.4 Interrupt Set Register (IntSet - 0x5000
0FEC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
10.14.5 Power-Down Register (PowerDown -
0x5000 0FF4). . . . . . . . . . . . . . . . . . . . . . . . 172
10.15 Descriptor and status formats . . . . . . . . . . . 173
10.15.1 Receive descriptors and statuses . . . . . . . . 173
10.15.2 Transmit descriptors and statuses . . . . . . . . 176
10.16 Ethernet block functional description. . . . . 178
10.16.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
10.16.2 AHB interface. . . . . . . . . . . . . . . . . . . . . . . . 179
10.17 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
10.17.1 Direct Memory Access (DMA) . . . . . . . . . . . 179
10.17.2 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . 182
10.17.3 Transmit process . . . . . . . . . . . . . . . . . . . . . 183
10.17.4 Receive process . . . . . . . . . . . . . . . . . . . . . 189
10.17.5 Transmission retry . . . . . . . . . . . . . . . . . . . . 195
10.17.6 Status hash CRC calculations . . . . . . . . . . . 195
10.17.7 Duplex modes . . . . . . . . . . . . . . . . . . . . . . . 196
10.17.8 IEE 802.3/Clause 31 flow control. . . . . . . . . 196
10.17.9 Half-Duplex mode backpressure . . . . . . . . . 198
10.17.10 Receive filtering . . . . . . . . . . . . . . . . . . . . . . 199
10.17.11 Power management. . . . . . . . . . . . . . . . . . . 201
10.17.12 Wake-up on LAN . . . . . . . . . . . . . . . . . . . . . 201
10.17.13 Enabling and disabling receive and transmit 203
10.17.14 Transmission padding and CRC . . . . . . . . . 205
10.17.15 Huge frames and frame length checking . . . 206
10.17.16 Statistics counters . . . . . . . . . . . . . . . . . . . . 206
10.17.17 MAC status vectors . . . . . . . . . . . . . . . . . . . 206
10.17.18 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
10.17.19 Ethernet errors. . . . . . . . . . . . . . . . . . . . . . . 208
10.18 AHB bandwidth . . . . . . . . . . . . . . . . . . . . . . . 209
10.18.1 DMA access. . . . . . . . . . . . . . . . . . . . . . . . . 209
10.18.2 Types of CPU access. . . . . . . . . . . . . . . . . . 210
10.18.3 Overall bandwidth . . . . . . . . . . . . . . . . . . . . 210
10.19 CRC calculation. . . . . . . . . . . . . . . . . . . . . . . 212
Chapter 11: LPC176x/5x USB device controller
11.1 How to read this chapter. . . . . . . . . . . . . . . . 214
11.2 Basic configuration . . . . . . . . . . . . . . . . . . . . 214
11.3 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . 214
11.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
11.5 Fixed endpoint configuration . . . . . . . . . . . . 215
11.6 Functional description . . . . . . . . . . . . . . . . . 216
11.6.1 Analog transceiver . . . . . . . . . . . . . . . . . . . . 217
11.6.2 Serial Interface Engine (SIE) . . . . . . . . . . . . 217
11.6.3 Endpoint RAM (EP_RAM) . . . . . . . . . . . . . . 217
11.6.4 EP_RAM access control . . . . . . . . . . . . . . . 217
11.6.5 DMA engine and bus master interface. . . . . 218
11.6.6 Register interface. . . . . . . . . . . . . . . . . . . . . 218
11.6.7 SoftConnect . . . . . . . . . . . . . . . . . . . . . . . . . 218
11.6.8 GoodLink . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
11.7 Operational overview . . . . . . . . . . . . . . . . . . 218
11.8 Pin description . . . . . . . . . . . . . . . . . . . . . . . 219
11.9 Clocking and power management. . . . . . . . 219