Hitachi SH7032 - Block Diagram; Timers

8
1.2 Block Diagram
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A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0 (HBS)
AD15
AD14
AD13
AD12
AD11
AD10
AD9
AD8
AD7
AD6
AD5
AD4
AD3
AD2
AD1
AD0
MD2
MD1
MD0
NMI
CK
EXTAL
XTAL
V
CC
(V
PP
)
*2
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
CC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
AV
ref
AV
CC
RES
WDTOVF
CS3/CASL CS2 CS1/CASH CS0 A21 A20 A19 A18 A17 A16
PA15/IRQ3/DREQ1 PA14/IRQ2/DACK1
PA13/IRQ1/DREQ0/TCLKB

PA12/IRQ0/DACK0/TCLKA

PA11/DPH/TIOCB1 PA10/DPL/TIOCA1 PA9/AH/IRQOUT/ADTRG PA8/BREQ PA7/BACK PA6/RD PA5/WRH (LBS) PA4/WRL (WR) PA3/CS7/WAIT PA2/CS6/TIOCB0 PA1/CS5/RAS
PA0/CS4/TIOCA0
PB15/TP15/IRQ7 PB14/TP14/IRQ6
PB13/TP13/IRQ5/SCK1 PB12/TP12/IRQ4/SCK0
PB11/TP11/TxD1
PB10/TP10/RxD1
PB9/TP9/TxD0
PB8/TP8/RxD0
PB7/TP7/TOCXB4/TCLKD PB6/TP6/TOCXA4/TCLKC
PB5/TP5/TIOCB4 PB4/TP4/TIOCA4 PB3/TP3/TIOCB3 PB2/TP2/TIOCA3 PB1/TP1/TIOCB2 PB0/TP0/TIOCA2
PC7/AN7 PC6/AN6 PC5/AN5 PC4/AN4 PC3/AN3 PC2/AN2 PC1/AN1 PC0/AN0

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: Peripheral address bus (24 bits)

: Peripheral data bus (16 bits)
: Internal address bus (24 bits)
: Internal upper data bus (16 bits)
: Internal lower data bus (16 bits)
Port A Address
AddressData/address
Port BPort C
Clock pulse
generator



PROM or
masked ROM
*1
RAM
*1
CPU
Direct
memory
access
controller
Interrupt
controller
User
break
controller
Bus state controller
Serial communi-
cation interface
(2 channels)
16-bit
integrated timer
pulse unit
Programmable
timing pattern
controller
A/D 
converter
Watchdog
timer
V
SS
V
SS
V
SS
AV
SS
Notes: *1 The SH7032 has 8 kB of RAM and no PROM or masked ROM. The SH7034 has 4 kB
of RAM and 64 kB of PROM or masked ROM.
*2V
PP
: SH7034 (PROM version)
Figure 1.1 Block Diagram