Chapter 4 INTERFACE SETTINGS
225
[5] MODE4 (8 Lane ) – No Split
Using lanes 1 to 4, the EVEN pixels are output, and using lanes 5 to 8, the ODD pixels are output.
Given here as an example where the resolution is 4096 × 2048, the dot clock frequency is 592 MHz and the output
bit depth is 10 bits.
D 0
D 4
D 8
D 12
・・・
・・・
D 3
D 7
D 11
D 15
・・・
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
・・・
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
・・・
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
D 16
D20
D 24
D 28
D 19
D23
D 27
D31
CLK
74MHz
L0～L2047
L0～L2047
Lane 1
Lane 2
Lane 7
Lane 8
L0～L2047
L0～L2047
D 4092
D 4095
D 4088
D 4091
D 4084
D 4087
D 4080
D 4083
D 4076
D 4079
D 4072
D 4075
D 4068
D 4071
D 4064
D 4067
D 1
D 5
D 9
D 13
・・・
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
・・・
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
D17
D 21
D 25
D 29
L0～L2047
L0～L2047
D 4093
D 4089
D 4085
D 4081
D 4077
D 4073
D 4069
D 4065
Lane 3
Lane 4
Lane 5
Lane 6
・・・
D 2
D 6
D 10
D 14
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
・・・
[9：0] [9：0] [9：0] [9：0][9：0] [9：0] [9：0] [9：0]
D 18
D22
D26
D 30
L0～L2047
L0～L2047
D 4094
D 4090
D 4086
D 4082
D 4078
D 4074
D 4070
D 4066
Lane 1 Lane 2 Lane 3
Lane 5-6 Lane 7-8Lane 1-2 Lane 3-4
Lane4 Lane 5 Lane 6 Lane 7 Lane 8
To Next Page
Loading...
Need help?
General
