Chapter 4 INTERFACE SETTINGS
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[3] MODE2 (8 Lane) (screen split horizontally into 2)
Using lanes 1 and 2 and lanes 3 and 4, the top half of the image is output in the even and odd numbers; similarly,
using lanes 5 and 6 and lanes 7 and 8, the bottom half of the image is output in the even and odd numbers.
Given here as an example where the resolution is 4096 × 2048, the dot clock frequency is 592 MHz and the output
bit depth is 10 bits.
CLK
74MHz
・・・
L0～L1079
L0～L1079
L1080～L2159
L1080～L2159
D 4088
D 4090
D 4092
D 4094
[9：0] [9：0] [9：0] [9：0]
D 0
[9：0]
D 2
D 4
D 6
・・・
[9：0] [9：0] [9：0]
[9：0] [9：0] [9：0] [9：0][9：0]
・・・
[9：0] [9：0] [9：0]
L0～L1079
L0～L1079
[9：0] [9：0] [9：0] [9：0][9：0]
・・・
[9：0] [9：0] [9：0]
D 4089
[9：0]
D 4091
D 4093
D 4095
[9：0] [9：0] [9：0]
[9：0]
・・・
[9：0] [9：0] [9：0]
D 1
D 3
D 5
D 7
L1080～L2159
L1080～L2159
D 4080
D 4082
D 4084
D 4086
D 4081
D 4083
D 4085
D 4087
D8 D 12
D 14D 10
D 4088
D 4090
D 4092
D 4094
[9：0] [9：0] [9：0] [9：0]
D 0
[9：0]
D 2
D 4
D 6
・・・
[9：0] [9：0] [9：0]
[9：0] [9：0] [9：0] [9：0][9：0]
・・・
[9：0] [9：0] [9：0]
[9：0] [9：0] [9：0] [9：0][9：0]
・・・
[9：0] [9：0] [9：0]
D 4089
[9：0]
D 4091
D 4093
D 4095
[9：0] [9：0] [9：0]
[9：0]
・・・
[9：0] [9：0] [9：0]
D 1
D 3
D 5
D 7
D 4080
D 4082
D 4084
D 4086
D 4081
D 4083
D 4085
D 4087
D8 D 12
D 14D 10
D 9
D 11
D 13
D 15
D 9
D 11
D 13
D 15
Lane 1
Lane 2
Lane 3
Lane 4
Lane 5
Lane 6
Lane 7
Lane 8
Lane 1 Lane 2 Lane 3 Lane4 Lane 5 Lane 6 Lane 7 Lane 8
Lane 5-6 Lane 7-8Lane 1-2 Lane 3-4
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