RM0440 Rev 4 17/2126
RM0440 Contents
48
20.3.14 QUADSPI busy bit and abort functionality . . . . . . . . . . . . . . . . . . . . . . 585
20.3.15 nCS behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585
20.4 QUADSPI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
20.5 QUADSPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
20.5.1 QUADSPI control register (QUADSPI_CR) . . . . . . . . . . . . . . . . . . . . . 588
20.5.2 QUADSPI device configuration register (QUADSPI_DCR) . . . . . . . . . 591
20.5.3 QUADSPI status register (QUADSPI_SR) . . . . . . . . . . . . . . . . . . . . . 592
20.5.4 QUADSPI flag clear register (QUADSPI_FCR) . . . . . . . . . . . . . . . . . . 593
20.5.5 QUADSPI data length register (QUADSPI_DLR) . . . . . . . . . . . . . . . . 593
20.5.6 QUADSPI communication configuration register (QUADSPI_CCR) . . 594
20.5.7 QUADSPI address register (QUADSPI_AR) . . . . . . . . . . . . . . . . . . . . 596
20.5.8 QUADSPI alternate bytes registers (QUADSPI_ABR) . . . . . . . . . . . . 597
20.5.9 QUADSPI data register (QUADSPI_DR) . . . . . . . . . . . . . . . . . . . . . . . 597
20.5.10 QUADSPI polling status mask register (QUADSPI_PSMKR) . . . . . . . 598
20.5.11 QUADSPI polling status match register (QUADSPI_PSMAR) . . . . . . 598
20.5.12 QUADSPI polling interval register (QUADSPI_PIR) . . . . . . . . . . . . . . 599
20.5.13 QUADSPI low-power timeout register (QUADSPI_LPTR) . . . . . . . . . . 599
20.5.14 QUADSPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 600
21 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 601
21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601
21.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 602
21.3 ADC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603
21.4 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604
21.4.1 ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 604
21.4.2 ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
21.4.3 ADC clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 606
21.4.4 ADC1/2/3/4/5 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 608
21.4.5 Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613
21.4.6 ADC Deep-power-down mode (DEEPPWD) and ADC voltage regulator
(ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613
21.4.7 Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 614
21.4.8 Calibration (ADCAL, ADCALDIF, ADC_CALFACT) . . . . . . . . . . . . . . . 614
21.4.9 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 617
21.4.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 618
21.4.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 619
21.4.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 620
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