Xilinx Virtex-6 FPGA User Manual

10 www.xilinx.com Virtex-6 FPGA GTX Transceivers User Guide
UG366 (v2.5) January 17, 2011
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
PLL Settings for Common Protocols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
Power Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Generic Power-Down Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
PLL Power Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
TX and RX Power Down. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
Power-Down Requirements for TX and RX Buffer Bypass . . . . . . . . . . . . . . . . . . . . . 122
Power-Down Features for PCI Express Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
ACJTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Dynamic Reconfiguration Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Chapter 3: Transmitter
TX Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
FPGA TX Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Interface Width Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
TXUSRCLK and TXUSRCLK2 Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Using TXOUTCLK to Drive the GTX TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
TXOUTCLK Driving a GTX TX in 2-Byte Mode (Single Lane) . . . . . . . . . . . . . . . . . . . 131
TXOUTCLK Driving a GTX TX in 4-Byte Mode (Single Lane) . . . . . . . . . . . . . . . . . . . 132
TXOUTCLK Driving a GTX TX in 1-Byte Mode (Single Lane) . . . . . . . . . . . . . . . . . . . 133
TXOUTCLK Driving More Than One GTX TX in 2-Byte Mode (Multiple Lanes). . . . . 133
TXOUTCLK Driving More Than One GTX TX in 4-Byte Mode (Multiple Lanes). . . . . 134
TXOUTCLK Driving More Than One GTX TX in 1-Byte Mode (Multiple Lanes). . . . . 135
TX Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
GTX TX Reset in Response to Completion of Configuration . . . . . . . . . . . . . . . . . . . 139
GTX TX Reset in Response to GTXTXRESET Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
GTX TX Component-Level Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
After Power-up and Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
After Turning on a Reference Clock to the TX PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
After Changing the Reference Clock to the TX PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
After Assertion/Deassertion of TXPOWERDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX Rate Change with the TX Buffer Enabled. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX Rate Change with the TX Buffer Bypassed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX Parallel Clock Source Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
TX 8B/10B Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
8B/10B Bit and Byte Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
K Characters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
www.BDTIC.com/XILINX

Xilinx Virtex-6 FPGA Specifications

General

Brand	Xilinx
Model	Virtex-6 FPGA
Category	Transceiver
Language	English