RM0033 Rev 9 29/1381
RM0033 Contents
31
31.5.4 NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . 1271
31.5.5 Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1288
31.5.6 NOR/PSRAM control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1294
31.6 NAND Flash/PC Card controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1301
31.6.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 1302
31.6.2 NAND Flash / PC Card supported memories and transactions . . . . . 1304
31.6.3 Timing diagrams for NAND and PC Card . . . . . . . . . . . . . . . . . . . . . 1304
31.6.4 NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1305
31.6.5 NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . 1306
31.6.6 Computation of the error correction code (ECC)
in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1307
31.6.7 PC Card/CompactFlash operations . . . . . . . . . . . . . . . . . . . . . . . . . . 1308
31.6.8 NAND Flash/PC Card control registers . . . . . . . . . . . . . . . . . . . . . . . 1310
31.6.9 FSMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1317
32 Debug support (DBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1319
32.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1319
32.2 Reference Arm® documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1320
32.3 SWJ debug port (serial wire and JTAG) . . . . . . . . . . . . . . . . . . . . . . . . 1320
32.3.1 Mechanism to select the JTAG-DP or the SW-DP . . . . . . . . . . . . . . . 1321
32.4 Pinout and debug port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1321
32.4.1 SWJ debug port pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1322
32.4.2 Flexible SWJ-DP pin assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1322
32.4.3 Internal pull-up and pull-down on JTAG pins . . . . . . . . . . . . . . . . . . . 1323
32.4.4 Using serial wire and releasing the unused debug pins as GPIOs . . 1324
32.5 STM32F20x and STM32F21x JTAG TAP connection . . . . . . . . . . . . . 1324
32.6 ID codes and locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1326
32.6.1 MCU device ID code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1326
32.6.2 Boundary scan TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1326
32.6.3 Cortex
®
-M3 TAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
32.6.4 Cortex
®
-M3 JEDEC-106 ID code . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
32.7 JTAG debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
32.8 SW debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1329
32.8.1 SW protocol introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1329
32.8.2 SW protocol sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1329
32.8.3 SW-DP state machine (reset, idle states, ID code) . . . . . . . . . . . . . . 1330
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