RM0008 Contents
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16.4.5 IWDG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
17 Window watchdog (WWDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
17.2 WWDG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
17.3 WWDG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
17.4 How to program the watchdog timeout . . . . . . . . . . . . . . . . . . . . . . . . . . 362
17.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
17.6 Debug registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
17.6.1 Control Register (WWDG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
17.6.2 Configuration register (WWDG_CFR) . . . . . . . . . . . . . . . . . . . . . . . . . 363
17.6.3 Status register (WWDG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
17.6.4 WWDG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
18 Flexible static memory controller (FSMC) . . . . . . . . . . . . . . . . . . . . . 365
18.1 FSMC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
18.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
18.3 AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
18.3.1 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 367
18.4 External device address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
18.4.1 NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
18.4.2 NAND/PC Card address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
18.5 NOR Flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
18.5.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
18.5.2 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 373
18.5.3 General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
18.5.4 NOR Flash/PSRAM controller timing diagrams . . . . . . . . . . . . . . . . . . 374
18.5.5 Synchronous burst read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
18.5.6 NOR/PSRAM controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
18.6 NAND Flash/PC Card controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
18.6.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
18.6.2 NAND Flash / PC Card supported memories and transactions . . . . . . 400
18.6.3 Timing diagrams for NAND, ATA and PC Card . . . . . . . . . . . . . . . . . . 401
18.6.4 NAND-Flash ready/busy management . . . . . . . . . . . . . . . . . . . . . . . . 403
18.6.5 Error correction code computation ECC (NAND Flash) . . . . . . . . . . . . 405
18.6.6 NAND Flash/PC Card controller registers . . . . . . . . . . . . . . . . . . . . . . 405
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