DocID024597 Rev 5 15/1830
RM0351 Contents
48
17.4.13 QUADSPI error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
17.4.14 QUADSPI busy bit and abort functionality . . . . . . . . . . . . . . . . . . . . . . 485
17.4.15 nCS behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485
17.5 QUADSPI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 487
17.6 QUADSPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488
17.6.1 QUADSPI control register (QUADSPI_CR) . . . . . . . . . . . . . . . . . . . . . 488
17.6.2 QUADSPI device configuration register (QUADSPI_DCR) . . . . . . . . . 491
17.6.3 QUADSPI status register (QUADSPI_SR) . . . . . . . . . . . . . . . . . . . . . 492
17.6.4 QUADSPI flag clear register (QUADSPI_FCR) . . . . . . . . . . . . . . . . . . 493
17.6.5 QUADSPI data length register (QUADSPI_DLR) . . . . . . . . . . . . . . . . 493
17.6.6 QUADSPI communication configuration register (QUADSPI_CCR) . . 494
17.6.7 QUADSPI address register (QUADSPI_AR) . . . . . . . . . . . . . . . . . . . . 496
17.6.8 QUADSPI alternate bytes registers (QUADSPI_ABR) . . . . . . . . . . . . 497
17.6.9 QUADSPI data register (QUADSPI_DR) . . . . . . . . . . . . . . . . . . . . . . . 497
17.6.10 QUADSPI polling status mask register (QUADSPI _PSMKR) . . . . . . . 498
17.6.11 QUADSPI polling status match register (QUADSPI _PSMAR) . . . . . . 498
17.6.12 QUADSPI polling interval register (QUADSPI _PIR) . . . . . . . . . . . . . . 499
17.6.13 QUADSPI low-power timeout register (QUADSPI_LPTR) . . . . . . . . . . 499
17.6.14 QUADSPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 500
18 Analog-to-digital converters (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
18.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 502
18.3 ADC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 503
18.4 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
18.4.1 ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
18.4.2 Pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505
18.4.3 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506
18.4.4 ADC1/2/3 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
18.4.5 Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
18.4.6 ADC Deep-power-down mode (DEEPPWD) & ADC Voltage Regulator
(ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
18.4.7 Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 512
18.4.8 Calibration (ADCAL, ADCALDIF, ADC_CALFACT) . . . . . . . . . . . . . . . 512
18.4.9 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . 515
18.4.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 516
18.4.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
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