Contents RM0351
14/1830 DocID024597 Rev 5
16.4.1 NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
16.4.2 NAND Flash memory address mapping . . . . . . . . . . . . . . . . . . . . . . . 421
16.5 NOR Flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
16.5.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
16.5.2 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . . 425
16.5.3 General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
16.5.4 NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . . 427
16.5.5 Synchronous transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
16.5.6 NOR/PSRAM controller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
16.6 NAND Flash controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
16.6.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
16.6.2 NAND Flash supported memories and transactions . . . . . . . . . . . . . . 460
16.6.3 Timing diagrams for NAND Flash memory . . . . . . . . . . . . . . . . . . . . . 460
16.6.4 NAND Flash operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
16.6.5 NAND Flash prewait functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
16.6.6 Computation of the error correction code (ECC)
in NAND Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
16.6.7 NAND Flashcontroller registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
16.7 FMC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
17 Quad-SPI interface (QUADSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.2 QUADSPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.3 QUADSPI implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
17.4 QUADSPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
17.4.1 QUADSPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
17.4.2 QUADSPI pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
17.4.3 QUADSPI Command sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
17.4.4 QUADSPI signal interface protocol modes . . . . . . . . . . . . . . . . . . . . . 476
17.4.5 QUADSPI indirect mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479
17.4.6 QUADSPI status flag polling mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
17.4.7 QUADSPI memory-mapped mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 481
17.4.8 QUADSPI Flash memory configuration . . . . . . . . . . . . . . . . . . . . . . . . 481
17.4.9 QUADSPI delayed data sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
17.4.10 QUADSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482
17.4.11 QUADSPI usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483
17.4.12 Sending the instruction only once . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484
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