AMD K5

vii
18524C/0—Nov1996 AMD-K5 Processor Technical Reference Manual
5.4.5 Locked Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-169
Basic Locked Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-169
TLB Miss (4-Kbyte Page) . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-171
Locked Operation with BOFF
Intervention . . . . . . . . . . . . 5-173
Interrupt Acknowledge Operation . . . . . . . . . . . . . . . . . . . 5-175
5.4.6 Special Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-180
Basic Special Bus Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-181
Shutdown Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-182
FLUSH
-Acknowledge Cycle . . . . . . . . . . . . . . . . . . . . . . . . . 5-183
Cache-Invalidation Cycle (INVD Instruction) . . . . . . . . . . 5-184
Cache-Writeback and Invalidation Cycle
(WBINVD Instruction) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-185
Branch-Trace Message Cycles . . . . . . . . . . . . . . . . . . . . . . . 5-187
5.4.7 Mode Transitions, Reset, and Testing . . . . . . . . . . . . . . . . . 5-189
Transition from Normal Execution to SMM . . . . . . . . . . . . 5-189
Stop-Grant and Stop-Clock States . . . . . . . . . . . . . . . . . . . . 5-192
INIT-Initiated Transition from Protected
Mode to Real Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-195
6 System Design 6-1
6.1 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.1.2 Memory-Decoder Aliasing of Boot ROM Space . . . . . . . . . . . 6-4
6.1.3 Cacheable and Noncacheable Address Spaces . . . . . . . . . . . 6-4
6.1.4 SMM Memory Space and Cacheability . . . . . . . . . . . . . . . . . . 6-5
6.2 Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.2.1 L2 Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.2.2 Cacheability and Cache-State Control . . . . . . . . . . . . . . . . . . 6-9
6.2.3 Writethrough vs. Writeback Coherency States . . . . . . . . . . 6-10
6.2.4 Inquire Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6.2.5 Bus Arbitration for Inquire Cycles . . . . . . . . . . . . . . . . . . . . 6-14
BOFF
Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15
AHOLD Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
HOLD Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.2.6 Write-Once Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.2.7 Cache Invalidations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
6.2.8 A20M
Masking of Cache Accesses . . . . . . . . . . . . . . . . . . . . . 6-22
6.3 System Management Mode (SMM) . . . . . . . . . . . . . . . . . . . . . 6-23
6.3.1 Operating Mode and Default Register Values . . . . . . . . . . . 6-24
6.3.2 SMM State-Save Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-25
6.3.3 SMM Revision Identifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-28
6.3.4 SMM Base Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-28
6.3.5 Halt Restart Slot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-30
6.3.6 I/O Trap Dword . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31
6.3.7 I/O Trap Restart Slot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31