AMD K5

I-2 Index
AMD-K5 Processor Technical Reference Manual 18524C/0—Nov1996
speed. . . . . . . . . . . . . . . . . . . . . . . . . . . 5-139, 6-9
turnaround . . . . . . . . . . . . . . . . . . . . . . 5-37, 5-76
Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-136
aligned . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-114
alignment . . . . . . . . . . . . . . . . . . . . . . . . . . 5-137
branch tracing . . . . . . . . . . . . . . . . . . 5-35, 5-180
burst addresses . . . . . . . . . . . . . . . . . 5-21, 5-150
bursts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-149
encoding. . . . . . . . . . . . . . . . . . . . . . . 5-35, 5-180
FLUSH
acknowledge . . . . . . . . . . . . 5-35, 5-180
I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
inquire cycles. . . . . . . . . . . . . . 5-156, 6-12, 6-14
interrupt acknowledge . . . . . . . . . . . 5-85, 5-175
interrupt-acknowledge . . . . . . . . . . . . 5-8, 5-175
INVD invalidation . . . . . . . . . . . . . . . 5-35, 5-180
locked . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8, 5-91
locked cycles . . . . . . . . . . . . . . . . . . . . . . . 5-169
memory reads . . . . . . . . . . . . . . . . . . . . . . . . 5-8
memory writes . . . . . . . . . . . . . . . . . . . . . . . . 5-8
misaligned . . . . . . . . . . . . . . . . . . . . . . . . . 5-114
prioity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-139
read-cycle timing. . . . . . . . . . . . . . . . . . . . . . 6-1
special. . . . . . . . . . . . . . . . . . . . . . . . . . 5-8, 5-180
split. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-114
timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-140
WBINVD invalidation . . . . . . . . . . . . 5-35, 5-180
writebacks . . . . . . . . . . . . . . . . . . . . 5-149, 5-153
BUSCHK
. . . . . . . . . . . . . . . . . . . . 5-10, 5-16, 5-46
Byte Enables . . . . . . . . . . . . . . . . . . . . . . . . . . 5-33
Byte Operations . . . . . . . . . . . . . . . . . . . . . . . . 4-3
Byte Queue . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
C
CACHE . . . . . . . . . . . . . . . . . . . . . 5-9, 5-49, 5-136
Cache
blocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
cacheable memory . . . . . . . . . . . . . . . . . 6-4–6-5
cache-invalidation cycle . . . . . . . . . . . . . . 5-184
cache-tag recovery . . . . . . . . . . . . . . . . . . . 2-17
cache-writeback and invalidation cycle . 5-185
coherency . . 2-18, 5-71, 5-105, 5-134–5-135, 6-10
control . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9, 6-9
data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-99
dual-tagged . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
enable (KEN
). . . . . . . . . . . . . . . . . . . . . . . . 5-89
enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
FLUSH
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-65
hits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
inquire cycles. . . . . . . . . . . . . . . . . . . . . . . . 2-21
instruction . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
internal snooping . . . . . . . . . . . . . . . . . . . . 2-22
invalidation . . . . . . . . . . . . . . . . 2-20, 5-88, 6-22
invalidation cycles . . . . . . . . . . . . . . 5-35, 5-180
invalidations . . . . . . . . . . . . . . . . . . . . 2-16–2-17
L2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9, 6-19
line fills . . . . . . . . . . . . . . . . . . . . . . . 2-17, 5-149
line-fill buffers. . . . . . . . . . . . . . . . . . . . . . . 2-23
locking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
MESI state . . . . . . . . . . . 2-16, 2-18, 5-71, 5-105,
. . . . . . . . . . . . . . . . . . . . . 5-134–5-135, 6-10
organization and management. . . . . . . . . . 2-13
replacement . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
SMM memory. . . . . . . . . . . . . . . . . . . . . . . . . 6-5
snooping . . . . . . . . . . . . . . . . . . . . . . . . 2-20–2-21
speed. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
tags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
task switches . . . . . . . . . . . . . . . . . . . . . . . . 2-16
testing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
writebacks . . . . . . . . . . . . . . . . . . . . 5-149, 5-153
write-once protocol . . . . . . . . . . . . . . . . . . . 6-19
CLK . . . . . . . . . . . . . . . . . . . 5-10, 5-36, 5-52, 5-192
Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xvi
test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-127
Clock Signals. . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-36
CLK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-52
control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-33
dead or idle . . . . . . . . . . . . . . . . . . . 5-137, 5-169
design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-40
disable stopping . . . . . . . . . . . . . . . . . . . . . . 7-4
state transitions. . . . . . . . . . . . . . . . . . . . . . 6-34
stopping . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-122
CMPXCHG8B . . . . . . . . . . . . . . . . . . . . 3-30, 5-138
Code
D/C
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53
optimization . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
Compatibility
bus signals . . . . . . . . . . . . . . . . . . . . . . . . . . . A-2
Pentium processor. . . . . . . . . . . . . . . . . . . . . A-1
CPL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-140
CPUID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-29
CR4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2, 3-31
Current privilege level . . . . . . . . . . . . . . . . 5-140
Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xvi
Cycle Definition and Control Signals. . . . . . . 5-8
D
D/C . . . . . . . . . . . . . . . . . . . . . . . . . 5-8, 5-53, 5-136
D63–D0 . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9, 5-55
Data
bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-55
cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
D/C
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-53
embedded in code . . . . . . . . . . . . . . . . . . . . . 4-2
parity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-41
wait states . . . . . . . . . . . . . . . . . . . . . . . . . . 5-41