Contents RM0453
22/1450 RM0453 Rev 5
19.7.4 DAC channel1 12-bit left aligned data holding register
(DAC_DHR12L1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610
19.7.5 DAC channel1 8-bit right aligned data holding register
(DAC_DHR8R1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 610
19.7.6 DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 611
19.7.7 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611
19.7.8 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 612
19.7.9 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 612
19.7.10 DAC channel1 sample and hold sample time register
(DAC_SHSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613
19.7.11 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 614
19.7.12 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 614
19.7.13 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615
20 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 617
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617
20.2 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617
20.3 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 618
20.3.1 VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 618
20.3.2 VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 618
20.3.3 VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619
21 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620
21.1 COMP introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620
21.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620
21.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
21.3.1 COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
21.3.2 COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
21.3.3 COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
21.3.4 Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
21.3.5 Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
21.3.6 Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624
21.3.7 Comparator output blanking function . . . . . . . . . . . . . . . . . . . . . . . . . . 625
21.3.8 COMP power and speed modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625
21.4 COMP low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626
21.5 COMP interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626
21.6 COMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627
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