STMicroelectronics STM32WL5 Series - Page 12

Contents RM0453
12/1450 RM0453 Rev 5
7.4.29 RCC peripherals independent clock configuration register
(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
7.4.30 RCC backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 344
7.4.31 RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 346
7.4.32 RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 349
7.4.33 RCC CPU2 AHB1 peripheral clock enable register
(RCC_C2AHB1ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
7.4.34 RCC CPU2 AHB2 peripheral clock enable register
(RCC_C2AHB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
7.4.35 RCC CPU2 AHB3 peripheral clock enable register
(RCC_C2AHB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
7.4.36 RCC CPU2 APB1 peripheral clock enable register 1
(RCC_C2APB1ENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
7.4.37 RCC CPU2 APB1 peripheral clock enable register 2
(RCC_C2APB1ENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
7.4.38 RCC CPU2 APB2 peripheral clock enable register
(RCC_C2APB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
7.4.39 RCC CPU2 APB3 peripheral clock enable register
(RCC_C2APB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
7.4.40 RCC CPU2 AHB1 peripheral clock enable in Sleep mode register
(RCC_C2AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
7.4.41 RCC CPU2 AHB2 peripheral clock enable in Sleep mode register
(RCC_C2AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
7.4.42 RCC CPU2 AHB3 peripheral clock enable in Sleep mode register
(RCC_C2AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
7.4.43 RCC CPU2 APB1 peripheral clock enable in Sleep mode register 1
(RCC_C2APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
7.4.44 RCC CPU2 APB1 peripheral clock enable in Sleep mode register 2
(RCC_C2APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
7.4.45 RCC CPU2 APB2 peripheral clock enable in Sleep mode register
(RCC_C2APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
7.4.46 RCC CPU2 APB3 peripheral clock enable in Sleep mode register
(RCC_C2APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
7.4.47 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
8 Hardware semaphore (HSEM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
8.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.1 HSEM block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.2 HSEM internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373