STMicroelectronics STM32WL5 Series - Page 13

RM0453 Rev 5 13/1450
RM0453 Contents
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8.3.3 HSEM lock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
8.3.4 HSEM write/read/read lock register address . . . . . . . . . . . . . . . . . . . . 375
8.3.5 HSEM unlock procedures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
8.3.6 HSEM COREID semaphore clear . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
8.3.7 HSEM interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
8.3.8 AHB bus master ID verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
8.4 HSEM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
8.4.1 HSEM register semaphore x (HSEM_Rx) . . . . . . . . . . . . . . . . . . . . . . 379
8.4.2 HSEM read lock register semaphore x (HSEM_RLRx) . . . . . . . . . . . . 380
8.4.3 HSEM interrupt enable register (HSEM_CnIER) . . . . . . . . . . . . . . . . . 381
8.4.4 HSEM interrupt clear register (HSEM_CnICR) . . . . . . . . . . . . . . . . . . 381
8.4.5 HSEM interrupt status register (HSEM_CnISR) . . . . . . . . . . . . . . . . . 381
8.4.6 HSEM interrupt status register (HSEM_CnMISR) . . . . . . . . . . . . . . . . 382
8.4.7 HSEM clear register (HSEM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
8.4.8 HSEM clear semaphore key register (HSEM_KEYR) . . . . . . . . . . . . . 383
8.4.9 HSEM register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
9 Inter-processor communication controller (IPCC) . . . . . . . . . . . . . . . 386
9.1 IPCC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.2 IPCC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.3 IPCC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
9.3.1 IPCC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
9.3.2 IPCC Simplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
9.3.3 IPCC Half-duplex channel mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
9.3.4 IPCC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
9.4 IPCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
9.4.1 IPCC processor 1 control register (IPCC_C1CR) . . . . . . . . . . . . . . . . 393
9.4.2 IPCC processor 1 mask register (IPCC_C1MR) . . . . . . . . . . . . . . . . . 394
9.4.3 IPCC processor 1 status set clear register (IPCC_C1SCR) . . . . . . . . 395
9.4.4 IPCC processor 1 to processor 2 status register
(IPCC_C1TOC2SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
9.4.5 IPCC processor 2 control register (IPCC_C2CR) . . . . . . . . . . . . . . . . 396
9.4.6 IPCC processor 2 mask register (IPCC_C2MR) . . . . . . . . . . . . . . . . . 396
9.4.7 IPCC processor 2 status set clear register (IPCC_C2SCR) . . . . . . . . 397
9.4.8 IPCC processor 2 to processor 1 status register
(IPCC_C2TOC1SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
9.4.9 IPCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399