Contents RM0091
8/742 Doc ID 018940 Rev 1
12.5.3 End of conversion, end of sampling phase (EOC, EOSMP flags) . . . . 180
12.5.4 End of conversion sequence (EOSEQ flag) . . . . . . . . . . . . . . . . . . . . . 180
12.5.5 Example timing diagrams (single/continuous modes . . . . . . . . . . . . . . . . .
hardware/software triggers) 181
12.6 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
12.6.1 Data register & data alignment (ADC_DR, ALIGN) . . . . . . . . . . . . . . . 183
12.6.2 ADC overrun (OVR, OVRMOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
12.6.3 Managing a sequence of data converted without using the DMA . . . . 184
12.6.4 Managing converted data without using the DMA without overrun . . . 184
12.6.5 Managing converted data using the DMA . . . . . . . . . . . . . . . . . . . . . . 184
12.7 Low power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
12.7.1 Wait mode conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
12.7.2 Auto-off mode (AUTOFF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
12.8 Analog window watchdog (AWDEN, AWDSGL, AWDCH,
AWD_HTR/LTR, AWD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
12.9 Temperature sensor and internal reference voltage . . . . . . . . . . . . . . . . 189
12.10 Battery voltage monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
12.11 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
12.12 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
12.12.1 ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 192
12.12.2 ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 193
12.12.3 ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
12.12.4 ADC configuration register 1 (ADC_CFGR1) . . . . . . . . . . . . . . . . . . . 196
12.12.5 ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 199
12.12.6 ADC sampling time register (ADC_SMPR) . . . . . . . . . . . . . . . . . . . . . 200
12.12.7 ADC watchdog threshold register (ADC_TR) . . . . . . . . . . . . . . . . . . . 200
12.12.8 ADC channel selection register (ADC_CHSELR) . . . . . . . . . . . . . . . . 201
12.12.9 ADC data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
12.12.10 ADC common configuration register (ADC_CCR) . . . . . . . . . . . . . . . . 202
12.12.11 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
13 Digital-to-analog converter (DAC1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
13.1 DAC1 introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
13.2 DAC1 main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
13.3 Single mode functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
13.3.1 DAC channel enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
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