Table of Contents
vi Élan™SC520 Microcontroller User’s Manual
3.7.2 Address Region Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.7.2.1 Write-Protect Attribute . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.7.2.2 Cacheability Control Attribute . . . . . . . . . . . . . . . . . . . 3-12
3.7.2.3 Code Execution Attribute . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.7.2.4 Performance Considerations . . . . . . . . . . . . . . . . . . . . 3-12
3.7.3 PAR Register Priority. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
3.7.4 External GP Bus Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13
3.7.4.1 Single Device (an A/D Converter) Using
One Chip Select. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
3.7.4.2 Single Device That Performs Its Own Decode. . . . . . . 3-14
3.7.4.3 Multiple Devices On One Chip Select . . . . . . . . . . . . . 3-14
3.7.5 PCI Bus Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-15
3.7.5.1 VGA Controller on the PCI Bus . . . . . . . . . . . . . . . . . . 3-15
3.7.5.2 Network Adapter for Remote Program Loading. . . . . . 3-16
3.7.6 External ROM Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-17
3.7.6.1 Boot ROM Device Mapping for BIOS Shadowing . . . .3-17
3.7.6.2 Two Banks of Flash for an Execute-In-Place (XIP)
Operating System . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-17
3.7.7 SDRAM Regions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-18
3.7.7.1 Setting Up DMA Buffers. . . . . . . . . . . . . . . . . . . . . . . .3-18
3.7.7.2 Write-Protected Code Segments . . . . . . . . . . . . . . . . . 3-18
3.8 Configuring the Interrupt Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19
3.8.1 Edge-Sensitive or Level-Triggered Interrupts . . . . . . . . . . . . . . . 3-19
3.8.2 Interrupt Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-19
3.8.3 Interrupt Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-20
3.9 Configuring the Programmable I/O Pins. . . . . . . . . . . . . . . . . . . . . . . . . . 3-20
3.10 Configuring the PCI Host Bridge and Arbitration . . . . . . . . . . . . . . . . . . . 3-20
3.11 Disabling Internal Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-21
CHAPTER 4 SYSTEM ADDRESS MAPPING 4-1
4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-1
4.2 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-2
4.3 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4-3
4.3.1 Programming External Memory, Buses, and Chip Selects . . . . . . 4-4
4.3.2 Programmable Address Region (PAR) Registers . . . . . . . . . . . . . 4-5
4.3.3 Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3.3.1 SDRAM Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.3.3.2 ROM/Flash Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.3.3.3 GP Bus Memory Space . . . . . . . . . . . . . . . . . . . . . . . . .4-9
4.3.3.4 PCI Bus Memory Space. . . . . . . . . . . . . . . . . . . . . . . . .4-9
4.3.3.5 Memory-Mapped Configuration Region (MMCR)
Registers Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.3.4 I/O Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.3.4.1 Configuration Base Address (CBAR) Register . . . . . . 4-11
4.3.4.2 PCI Configuration Space . . . . . . . . . . . . . . . . . . . . . . . 4-11
4.3.4.3 PCI I/O Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.3.4.4 PC/AT-Compatible I/O Peripherals Region . . . . . . . . . 4-12
4.3.4.5 GP Bus I/O Region . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.3.5 Configuration Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.3.5.1 Configuring ROM/Flash Space . . . . . . . . . . . . . . . . . . 4-14
4.3.5.2 Configuring SDRAM Address Space . . . . . . . . . . . . . .4-14
4.3.5.3 Configuring GP Bus Peripheral Space. . . . . . . . . . . . . 4-15
4.3.5.4 Configuring the ÉlanSC520 Microcontroller
for Windows® Compatibility. . . . . . . . . . . . . . . . . . . . . 4-16
4.3.5.5 Configuring PCI Bus Devices. . . . . . . . . . . . . . . . . . . . 4-17
4.3.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-17
4.3.7 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-17
4.4 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
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