Table of Contents
Élan™SC520 Microcontroller User’s Manual xxi
LIST OF TABLES
Table 0-1 Documentation Notation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xxv
Table 2-1 Signal Descriptions Table Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .2-4
Table 2-2 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
Table 3-1 CPUID Codes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-7
Table 3-2 Example PAR Programming: Single Device Using One Chip Select. . . . . . . . . . . . . 3-14
Table 3-3 Example PAR Programming: Single Device That Performs Its Own Decode . . . . . . 3-14
Table 3-4 Example PAR Programming: Multiple Devices on One Chip Select . . . . . . . . . . . . . 3-14
Table 3-5 Example PAR Programming: VGA Controller on the PCI Bus. . . . . . . . . . . . . . . . . . 3-15
Table 3-6 Example PAR Programming: COM3 with VGA Present on the PCI Bus. . . . . . . . . . 3-16
Table 3-7 Example PAR Programming: Network Adapter for Remote Program Loading . . . . . 3-16
Table 3-8 Example PAR Programming: Boot ROM Device Mapping for BIOS Shadowing. . . . 3-17
Table 3-9 Example PAR Programming: First Bank of Flash for XIP Operating System . . . . . . 3-17
Table 3-10 Example PAR Programming: Second Bank of Flash for XIP Operating System. . . . 3-18
Table 3-11 Example PAR Programming: Setting Up DMA Buffers . . . . . . . . . . . . . . . . . . . . . . . 3-18
Table 3-12 Example PAR Programming: Write-Protected Code Segments . . . . . . . . . . . . . . . . 3-19
Table 4-1 Address Decoding Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Table 4-2 Address Decoding Registers—Direct-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
Table 4-3 Bus Master Address Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
Table 4-4 Memory and I/O Space Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
Table 4-5 PC/AT Peripherals I/O Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
Table 5-1 Clock Start-up and Lock Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
Table 5-2 Clock Signals Shared with Other Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
Table 5-3 Timing Error as It Translates to Clock Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
Table 5-4 Clock Control Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
Table 6-1 Reset Generation Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
Table 6-2 Reset Generation Registers—Direct-Mapped. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
Table 6-3 ÉlanSC520 Microcontroller Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
Table 6-4 States of Cores after System Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
Table 7-1 Am5
x
86 CPU Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
Table 7-2 Am5
x
86 CPU Registers—Direct-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
Table 7-3 Cache Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
Table 8-1 System Arbitration Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
Table 9-1 PCI Host Bridge Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
Table 9-2 PCI Host Bridge Registers—Direct-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
Table 9-3 PCI Host Bridge Registers—PCI Indexed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
Table 10-1 SDRAM Clock Loading Estimates Based on Device Width. . . . . . . . . . . . . . . . . . . . 10-6
Table 10-2 Estimated Capacitance (4-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
Table 10-3 Estimated Capacitance (8-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
Table 10-4 Estimated Capacitance (16-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . .10-9
Table 10-5 Estimated Capacitance (32-Bit SDRAM Devices). . . . . . . . . . . . . . . . . . . . . . . . . . .10-9
Table 10-6 SDRAM Controller Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10
Table 10-7 Address Mapping to MAx Signals for SDRAM Devices. . . . . . . . . . . . . . . . . . . . . . 10-12
Table 10-8 SDRAM Devices Supported with Column Boundary Specification . . . . . . . . . . . . . 10-13
Table 10-9 Column Address Configuration Settings for SDRAM . . . . . . . . . . . . . . . . . . . . . . . 10-15
Table 10-10 SDRAM Page Sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
Table 10-11 SDRAM Refresh Rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-18
Table 10-12 Load Mode Register Settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-31
Table 11-1 SDRAM Signals Shared with Other Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
Table 11-2 SDRAM Buffer Control Registers—Memory-Mapped . . . . . . . . . . . . . . . . . . . . . . . . 11-4
Table 12-1 ROM/Flash Data Bus Connection Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1
Table 12-2 ROM Signals Shared with Other Interfaces. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3
Table 12-3 ROM Controller Registers—Memory-Mapped. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
Table 12-4 Example: ROM Access Timing and Wait States . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
Table 12-5 Accesses and ROM Width. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
Table 12-6 CFGx Pinstrap Configuration Options for BOOTCS
. . . . . . . . . . . . . . . . . . . . . . . . 12-14
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