Table of Contents
x Élan™SC520 Microcontroller User’s Manual
10.5.7.5 SDRAM Mode Register Access Cycles . . . . . . . . . . . 10-27
10.5.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-27
10.5.9 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.5.9.1 ECC Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.5.9.2 Buffer Disabling During SDRAM Configuration . . . . . 10-28
10.5.9.3 Write Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.5.10 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
10.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-29
10.6.1 Programmable Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-29
10.6.2 SDRAM Device Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.6.2.1 Operation Mode Select . . . . . . . . . . . . . . . . . . . . . . . 10-30
10.6.2.2 NOP Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-31
10.6.2.3 Precharge Command. . . . . . . . . . . . . . . . . . . . . . . . . 10-31
10.6.2.4 Auto Refresh Command . . . . . . . . . . . . . . . . . . . . . . 10-31
10.6.2.5 Mode Register Programming. . . . . . . . . . . . . . . . . . . 10-31
10.6.3 Boot Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-32
10.6.4 SDRAM Sizing Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-32
10.6.4.1 Determining the Number of Columns for
an External Bank . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-33
10.6.4.2 Determining the Number of Internal Banks . . . . . . . . 10-34
10.6.4.3 Determining the True External Bank Ending Address .10-35
CHAPTER 11 WRITE BUFFER AND READ BUFFER 11-1
11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
11.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.5.1 Write Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.5.1.1 Write Buffer Disabled . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.5.1.2 Write Buffer Enabled . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
11.5.1.3 Write Buffer Watermark . . . . . . . . . . . . . . . . . . . . . . . . 11-9
11.5.2 Read Buffer and the Read-Ahead Feature . . . . . . . . . . . . . . . . 11-10
11.5.2.1 Read-Ahead Feature Disabled . . . . . . . . . . . . . . . . . 11-10
11.5.2.2 Read-Ahead Feature Enabled . . . . . . . . . . . . . . . . . . 11-10
11.5.3 DMA Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.5.4 PCI Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.5.4.1 Write Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.5.4.2 Read Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.5.5 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.5.6 SDRAM Bandwidth Improvements . . . . . . . . . . . . . . . . . . . . . . 11-13
11.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
CHAPTER 12 ROM/FLASH CONTROLLER 12-1
12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12-1
12.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.3.1 Voltage Isolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3
12.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.5.1 ROM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5
12.5.1.1 Supported Device Types . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.5.2 ROM Control and Timing Configuration . . . . . . . . . . . . . . . . . . . 12-7
12.5.2.1 ROM Location . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.5.2.2 ROM Width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.5.2.3 Operating Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.5.2.4 Access Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-8
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