Table of Contents
Élan™SC520 Microcontroller User’s Manual xi
12.5.3 Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-9
12.5.3.1 Single CPU Read Access . . . . . . . . . . . . . . . . . . . . . . 12-9
12.5.3.2 Page-Mode Read Access . . . . . . . . . . . . . . . . . . . . . 12-10
12.5.3.3 Cache-Line Fill. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11
12.5.3.4 Writing to Flash Devices . . . . . . . . . . . . . . . . . . . . . . 12-11
12.5.4 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.5.4.1 Address Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.5.4.2 Programming Flash Memory . . . . . . . . . . . . . . . . . . .12-12
12.5.5 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13
12.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14
CHAPTER 13 GENERAL-PURPOSE BUS CONTROLLER 13-1
13.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13-1
13.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1
13.3.1 GP Bus Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.3.2 Voltage Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
13.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.5.1 Programmable Bus Interface Timing . . . . . . . . . . . . . . . . . . . . . 13-7
13.5.1.1 Timing Requirements. . . . . . . . . . . . . . . . . . . . . . . . . . 13-7
13.5.1.2 Using GPRDY with Programmable Timing . . . . . . . . . 13-8
13.5.1.3 Using GP Bus Echo Mode with Programmable Timing .13-8
13.5.2 I/O-Mapped and Memory-Mapped Device Support . . . . . . . . . . 13-9
13.5.3 Chip Select Qualification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9
13.5.4 Data Sizing and Unaligned Accesses . . . . . . . . . . . . . . . . . . . . . 13-9
13.5.5 Sharing the Address and Data Bus with
the ROM/Flash Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
13.5.6 GP Bus Echo Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10
13.5.7 DMA Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
13.5.8 Usage Scenarios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
13.5.8.1 Compatibility with Common ISA Devices. . . . . . . . . . 13-11
13.5.8.2 Interfacing with a Super I/O Controller. . . . . . . . . . . . 13-13
13.5.8.3 Interfacing with an AMD Enhanced
Serial Communications Controller (8 MHz) . . . . . . . . 13-14
13.5.9 Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-16
13.5.9.1 8-Bit Data Access of an 8-Bit I/O Device . . . . . . . . . . 13-16
13.5.9.2 16-Bit Data Access of a 16-Bit I/O Device . . . . . . . . . 13-17
13.5.9.3 16-Bit Data Access of an 8-Bit I/O Device . . . . . . . . . 13-17
13.5.9.4 32-Bit Data Access of an 8-Bit I/O Device . . . . . . . . . 13-18
13.5.9.5 32-Bit Data Access of a 16-Bit I/O Device . . . . . . . . . 13-18
13.5.9.6 8-Bit Data Access of a 16-Bit I/O Device . . . . . . . . . . 13-19
13.5.9.7 GPIOCS16
and GPMEMCS16 Timing. . . . . . . . . . . . 13-19
13.5.9.8 Wait States. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-20
13.5.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-21
13.5.11 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-21
13.5.11.1 8/16-Bit GP Bus Width. . . . . . . . . . . . . . . . . . . . . . . . 13-21
13.5.11.2 Slow GP Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . 13-21
13.5.11.3 Noncacheable GP Bus. . . . . . . . . . . . . . . . . . . . . . . . 13-21
13.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-22
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