Table of Contents
xii Élan™SC520 Microcontroller User’s Manual
CHAPTER 14 GP BUS DMA CONTROLLER 14-1
14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14-1
14.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1
14.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3
14.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
14.4.1 Memory-Mapped Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
14.4.2 Direct-Mapped Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-6
14.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8
14.5.1 GP-DMA Transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8
14.5.1.1 GP-DMA Initiators . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-9
14.5.1.2 GP-DMA Channel Mapping . . . . . . . . . . . . . . . . . . . . 14-10
14.5.2 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-10
14.5.2.1 Normal GP-DMA Mode . . . . . . . . . . . . . . . . . . . . . . . 14-10
14.5.2.2 Enhanced GP-DMA Mode . . . . . . . . . . . . . . . . . . . . . 14-11
14.5.3 Addressing GP-DMA Channels . . . . . . . . . . . . . . . . . . . . . . . . 14-11
14.5.3.1 Addressing In Normal GP-DMA Mode. . . . . . . . . . . . 14-11
14.5.3.2 Addressing In Enhanced GP-DMA Mode . . . . . . . . . 14-12
14.5.4 GP-DMA Transfer Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-12
14.5.4.1 Single Transfer Mode. . . . . . . . . . . . . . . . . . . . . . . . . 14-12
14.5.4.2 Demand Transfer Mode . . . . . . . . . . . . . . . . . . . . . . . 14-12
14.5.4.3 Block Transfer Mode . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
14.5.4.4 Transfer Types. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
14.5.4.5 Automatic Initialization Control. . . . . . . . . . . . . . . . . . 14-14
14.5.4.6 Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-15
14.5.4.7 Buffer Chaining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-15
14.5.5 Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-16
14.5.5.1 GP Bus I/O to SDRAM. . . . . . . . . . . . . . . . . . . . . . . . 14-16
14.5.5.2 GP-DMA Read with Cache Hit. . . . . . . . . . . . . . . . . . 14-17
14.5.6 GP Bus Echo Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-17
14.5.7 Clocking Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-18
14.5.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-18
14.5.9 Software Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-18
14.5.10 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-18
14.5.10.1 Nonpreemptive Latency. . . . . . . . . . . . . . . . . . . . . . . 14-18
14.5.10.2 Preemptive Latency . . . . . . . . . . . . . . . . . . . . . . . . . .14-19
14.6 Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-19
14.6.1 Example Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-19
14.6.1.1 Configuring an 8-Bit Channel in
Normal GP-DMA Mode . . . . . . . . . . . . . . . . . . . . . . . 14-19
14.6.1.2 Configuring a 16-Bit Channel in
Normal GP-DMA Mode . . . . . . . . . . . . . . . . . . . . . . . 14-20
14.6.1.3 Configuring an 8-Bit Channel in
Enhanced GP-DMA Mode . . . . . . . . . . . . . . . . . . . . . 14-20
14.6.1.4 Configuring a 16-Bit Channel in
Enhanced GP-DMA Mode . . . . . . . . . . . . . . . . . . . . . 14-21
CHAPTER 15 PROGRAMMABLE INTERRUPT CONTROLLER 15-1
15.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15-1
15.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2
15.3 System Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2
15.4 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
15.5 Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.5.1 Interrupt Flow Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7
15.5.2 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
15.5.2.1 Hardware-Generated Interrupts. . . . . . . . . . . . . . . . . . 15-8
15.5.3 Interrupt Source Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.5.3.1 Polarity Inversion of Interrupt Requests. . . . . . . . . . . 15-10
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