RM0090 Contents
Doc ID 018909 Rev 4 30/1422
31.12.1 CSR memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1179
31.12.2 OTG_HS global registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1184
31.12.3 Host-mode registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1208
31.12.4 Device-mode registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1220
31.12.5 OTG_HS power and clock gating control register
(OTG_HS_PCGCCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1247
31.12.6 OTG_HS register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1248
31.13 OTG_HS programming model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1260
31.13.1 Core initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1260
31.13.2 Host initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1261
31.13.3 Device initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1262
31.13.4 DMA mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1262
31.13.5 Host programming model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1262
31.13.6 Device programming model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1290
31.13.7 Operational model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1292
31.13.8 Worst case response time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1309
31.13.9 OTG programming model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1310
32 Flexible static memory controller (FSMC) . . . . . . . . . . . . . . . . . . . . 1317
32.1 FSMC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1317
32.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1318
32.3 AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1319
32.3.1 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . 1319
32.4 External device address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1320
32.4.1 NOR/PSRAM address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1320
32.4.2 NAND/PC Card address mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . 1321
32.5 NOR Flash/PSRAM controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1322
32.5.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 1323
32.5.2 Supported memories and transactions . . . . . . . . . . . . . . . . . . . . . . . 1325
32.5.3 General timing rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1326
32.5.4 NOR Flash/PSRAM controller asynchronous transactions . . . . . . . . 1327
32.5.5 Synchronous burst transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1345
32.5.6 NOR/PSRAM control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1351
32.6 NAND Flash/PC Card controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1357
32.6.1 External memory interface signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 1358
32.6.2 NAND Flash / PC Card supported memories and transactions . . . . . 1360
32.6.3 Timing diagrams for NAND and PC Card . . . . . . . . . . . . . . . . . . . . . 1360
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