Contents UM0404
6/564 DocID13284 Rev 2
6.7.1 Alternate functions of Port5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
6.7.2 Port5 analog inputs disturb protection . . . . . . . . . . . . . . . . . . . . . . . . . 163
6.8 Port6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.8.1 Alternate functions of Port6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
6.9 Port7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.9.1 Alternate functions of Port7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.10 Port8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
6.10.1 Alternate functions of Port8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
7 Dedicated pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
8 The external bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
8.1 Single chip mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
8.2 External bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.2.1 Multiplexed bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
8.2.2 De-multiplexed bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
8.2.3 Switching between the bus modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
8.2.4 External data bus width . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
8.2.5 Disable / enable control for pin BHE (BYTDIS) . . . . . . . . . . . . . . . . . . 187
8.2.6 Segment address generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
8.2.7 CS signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
8.2.8 Segment address versus chip select . . . . . . . . . . . . . . . . . . . . . . . . . . 189
8.3 Programmable bus characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8.3.1 ALE length control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
8.3.2 Programmable memory cycle time . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
8.3.3 Programmable memory tri-state time . . . . . . . . . . . . . . . . . . . . . . . . . 192
8.3.4 Read / write signal delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
8.3.5 READY polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
8.3.6 READY / READY controlled bus cycles . . . . . . . . . . . . . . . . . . . . . . . . 194
8.3.7 Programmable chip select timing control . . . . . . . . . . . . . . . . . . . . . . . 196
8.4 Controlling the external bus controller . . . . . . . . . . . . . . . . . . . . . . . . . . 196
8.4.1 Definition of address areas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
8.4.2 Address window arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
8.4.3 Precautions and hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
8.5 EBC idle state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
8.6 External bus arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
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