ST ST10F276E - Page 18

List of figures UM0404
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Figure 49. Port7 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Figure 50. Block diagram of Port7 pins 3...0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
Figure 51. Block diagram of Port7 pins 7...4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
Figure 52. Port8 I/O and alternate functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Figure 53. Block diagram of Port8 pins 3...0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
Figure 54. Block diagram of P8.4 and P8.5 pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
Figure 55. Block diagram of P8.6 pin. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
Figure 56. RPD external RC circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
Figure 57. SFRs and port pins associated with the external bus interface . . . . . . . . . . . . . . . . . . . . 182
Figure 58. Multiplexed bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
Figure 59. De-multiplexed bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Figure 60. Switching from de-multiplexed to multiplexed bus mode . . . . . . . . . . . . . . . . . . . . . . . . . 187
Figure 61. Programmable external bus cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Figure 62. ALE length control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
Figure 63. Memory cycle time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Figure 64. Memory tri-state time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
Figure 65. Read / write delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
Figure 66. READY/READY controlled bus cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
Figure 67. Chip select delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
Figure 68. Address window arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
Figure 69. Sharing external resources using slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Figure 70. External bus arbitration, releasing the bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
Figure 71. External bus arbitration, (regaining the bus). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
Figure 72. Memory mapping (User mode: Flash read operations / XADRS = 800Bh) . . . . . . . . . . . 210
Figure 73. Memory mapping (User mode: Flash read operations / XADRS = C00Ah) . . . . . . . . . . . 211
Figure 74. EA / VSTBY external circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Figure 75. SFRs and port pins associated with timer block GPT1. . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Figure 76. GPT1 block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Figure 77. Core timer T3 in timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
Figure 78. Core timer T3 in gated timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 79. Core timer T3 in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Figure 80. Core timer T3 in incremental interface mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222
Figure 81. Connection of the encoder to the ST10F276 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Figure 82. Evaluation of the incremental encoder signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Figure 83. Evaluation of the incremental encoder signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Figure 84. Auxiliary timer in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Figure 85. Concatenation of core timer T3 and an auxiliary timer . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Figure 86. GPT1 auxiliary timer in reload mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Figure 87. GPT1 timer reload configuration for PWM generation . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Figure 88. GPT1 auxiliary timer in capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
Figure 89. SFRs and port pins associated with timer block GPT2. . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Figure 90. GPT2 block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Figure 91. Block diagram of core timer T6 in timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
Figure 92. Block diagram of core timer T6 in gated timer mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Figure 93. Block diagram of core timer T6 in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
Figure 94. Block diagram of auxiliary timer T5 in counter mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
Figure 95. Concatenation of core timer T6 and auxiliary timer T5 . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Figure 96. GPT2 register CAPREL in capture mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Figure 97. GPT2 register CAPREL in reload mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
Figure 98. GPT2 register CAPREL in capture-and-reload mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
Figure 99. SFRs and port pins associated with ASC0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
Figure 100. Asynchronous mode of serial channel ASC0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249