ST ST10F276E - Page 19

DocID13284 Rev 2 19/564
UM0404 List of figures
Figure 101. Asynchronous 8-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Figure 102. Asynchronous 9-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
Figure 103. Synchronous mode of serial channel ASC0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
Figure 104. ASC0 interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Figure 105. XBUS registers and port pins associated with XASC . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
Figure 106. Asynchronous mode of serial channel XASC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Figure 107. Asynchronous 8-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Figure 108. Asynchronous 9-bit data frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
Figure 109. Synchronous mode of serial channel XASC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
Figure 110. XASC interrupt generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
Figure 111. SFRs and port pins associated with the SSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
Figure 112. Synchronous serial channel SSC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
Figure 113. Serial clock phase and polarity options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
Figure 114. SSC full duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
Figure 115. SSC half duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
Figure 116. SSC error interrupt control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
Figure 117. XBUS registers and port pins associated with the XSSC . . . . . . . . . . . . . . . . . . . . . . . . . 285
Figure 118. Synchronous serial channel XSSC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
Figure 119. Serial clock phase and polarity options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
Figure 120. XSSC full duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
Figure 121. XSSC half duplex configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
Figure 122. SFRs and port pins associated with the watchdog timer . . . . . . . . . . . . . . . . . . . . . . . . . 297
Figure 123. Watchdog timer block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
Figure 124. ST10F276x new standard bootstrap loader program flow . . . . . . . . . . . . . . . . . . . . . . . . 304
Figure 125. Booting steps for ST10F276 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
Figure 126. Hardware provisions to activate the BSL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Figure 127. Memory configuration after reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
Figure 128. UART bootstrap loader sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
Figure 129. Baudrate deviation between host and ST10F276. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
Figure 130. CAN bootstrap loader sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
Figure 131. Bitrate measurement over a predefined zero-frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
Figure 132. Reset boot sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
Figure 133. SFRs and Port Pins associated with the CAPCOM units . . . . . . . . . . . . . . . . . . . . . . . . . 327
Figure 134. CAPCOM unit block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
Figure 135. Block diagram of CAPCOM timers T0 and T7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Figure 136. Block diagram of CAPCOM timers T1 and T8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
Figure 137. Capture mode block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Figure 138. Compare mode 0 and 1 block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Figure 139. Timing example for compare modes 0 and 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
Figure 140. Compare mode 2 and 3 block diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
Figure 141. Timing example for compare modes 2 and 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
Figure 142. Double register compare mode block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
Figure 143. Timing example for double register compare mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
Figure 144. SFRs and port pins associated with the PWM module . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
Figure 145. PWM channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
Figure 146. Operation and output waveform in mode 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
Figure 147. Operation and output waveform in mode 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
Figure 148. Operation and output waveform in burst mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Figure 149. Operation and output waveform in single shot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
Figure 150. PWM output signal generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
Figure 151. XBUS registers and port pins associated with the XPWM module . . . . . . . . . . . . . . . . . . 358
Figure 152. XPWM channel block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359