RM0453 Rev 1 15/1461
RM0453 Contents
43
12 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
12.2 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
12.3 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
12.3.1 From timer (TIM1/TIM2/TIM17) to timer (TIM1/TIM2) . . . . . . . . . . . . . 447
12.3.2 From timer (LPTIM1/LPTIM2) to timer (LPTIM3) . . . . . . . . . . . . . . . . . 448
12.3.3 From timer (TIM1/TIM2) and GPIO pin EXTI to ADC/DAC . . . . . . . . . 448
12.3.4 From timer (LPTIM1/LPTIM2) to DAC . . . . . . . . . . . . . . . . . . . . . . . . . 449
12.3.5 From ADC to timer (TIM1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
12.3.6 From HSE32, LSE, LSI, MSI, MCO, RTC to timers
(TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
12.3.7 From RTC, TAMP, COMP1, COMP2 to low-power timers
(LPTIM1/LPTIM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
12.3.8 From timer (TIM1/TIM2) to comparators (COMP1/COMP2) . . . . . . . . 450
12.3.9 From internal analog to ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
12.3.10 From comparators (COMP1/COMP2) to timers
(TIM1/TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
12.3.11 From system errors to timers (TIM1/TIM16/TIM17) . . . . . . . . . . . . . . . 452
12.3.12 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 452
12.3.13 From timer (LPTIM1/LPTIM2/LPTIM3/GPIO pin EXTI)
to DMAMUX1 trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
12.3.14 From timer (LPTIM3) to sub-GHz radio SPI NSS . . . . . . . . . . . . . . . . 453
13 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 454
13.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
13.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
13.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
13.3.1 DMA1 and DMA2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
13.3.2 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
13.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
13.4.1 DMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
13.4.2 DMA pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
13.4.3 DMA transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
13.4.4 DMA arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
13.4.5 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
13.4.6 DMA data width, alignment and endianness . . . . . . . . . . . . . . . . . . . . 464
13.4.7 DMA error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
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