RM0453 Rev 1 21/1461
RM0453 Contents
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19.7.8 Dual DAC 8-bit right aligned data holding register
(DAC_DHR8RD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612
19.7.9 DAC channel1 data output register (DAC_DOR1) . . . . . . . . . . . . . . . . 613
19.7.10 DAC status register (DAC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 613
19.7.11 DAC calibration control register (DAC_CCR) . . . . . . . . . . . . . . . . . . . 614
19.7.12 DAC mode control register (DAC_MCR) . . . . . . . . . . . . . . . . . . . . . . . 614
19.7.13 DAC channel1 sample and hold sample time register
(DAC_SHSR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 615
19.7.14 DAC sample and hold time register (DAC_SHHR) . . . . . . . . . . . . . . . 616
19.7.15 DAC sample and hold refresh time register (DAC_SHRR) . . . . . . . . . 616
19.7.16 DAC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 617
20 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 619
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619
20.2 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619
20.3 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620
20.3.1 VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 620
20.3.2 VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 621
20.3.3 VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
21 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
21.1 COMP introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
21.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
21.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
21.3.1 COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
21.3.2 COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
21.3.3 COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 624
21.3.4 Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625
21.3.5 Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 625
21.3.6 Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626
21.3.7 Comparator output blanking function . . . . . . . . . . . . . . . . . . . . . . . . . . 627
21.3.8 COMP power and speed modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 627
21.4 COMP low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 628
21.5 COMP interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 628
21.6 COMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
21.6.1 COMP1 control and status register (COMP1_CSR) . . . . . . . . . . . . . . 629
21.6.2 COMP2 control and status register (COMP2_CSR) . . . . . . . . . . . . . . 631
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