Contents RM0453
38/1461 RM0453 Rev 1
37.8 I2S interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1312
37.9 SPI and I2S registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1313
37.9.1 SPI control register 1 (SPIx_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1313
37.9.2 SPI control register 2 (SPIx_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1315
37.9.3 SPI status register (SPIx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1317
37.9.4 SPI data register (SPIx_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1318
37.9.5 SPI CRC polynomial register (SPIx_CRCPR) . . . . . . . . . . . . . . . . . . 1319
37.9.6 SPI Rx CRC register (SPIx_RXCRCR) . . . . . . . . . . . . . . . . . . . . . . . 1319
37.9.7 SPI Tx CRC register (SPIx_TXCRCR) . . . . . . . . . . . . . . . . . . . . . . . 1319
37.9.8 SPIx_I2S configuration register (SPIx_I2SCFGR) . . . . . . . . . . . . . . . 1320
37.9.9 SPIx_I2S prescaler register (SPIx_I2SPR) . . . . . . . . . . . . . . . . . . . . 1322
37.9.10 SPI/I2S register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1323
38 Debug support (DBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1324
38.1 DBG introduction and main features . . . . . . . . . . . . . . . . . . . . . . . . . . 1324
38.2 DBG use cases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1325
38.3 DBG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1325
38.3.1 DBG block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1325
38.3.2 DBG pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1326
38.3.3 DBG interface control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1326
38.3.4 DBG reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
38.3.5 DBG power domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
38.3.6 DBG low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
38.3.7 Serial-wire and JTAG debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1327
38.3.8 JTAG debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1328
38.3.9 Serial-wire debug port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1331
38.4 Debug port (DP) registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1332
38.4.1 DP identification register (DP_DPIDR) . . . . . . . . . . . . . . . . . . . . . . . 1334
38.4.2 DP abort register (DP_ABORTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1334
38.4.3 DP control and status register (DP_CTRLSTATR) . . . . . . . . . . . . . . 1335
38.4.4 DP data link control register (DP_DLCR) . . . . . . . . . . . . . . . . . . . . . . 1337
38.4.5 DP target identification register (DP_TARGETIDR) . . . . . . . . . . . . . . 1338
38.4.6 DP data link protocol identification register (DP_DLPIDR) . . . . . . . . 1338
38.4.7 DP resend register (DP_RESENDR) . . . . . . . . . . . . . . . . . . . . . . . . . 1339
38.4.8 DP access port select register (DP_SELECTR) . . . . . . . . . . . . . . . . 1339
38.4.9 DP read buffer register (DP_BUFFR) . . . . . . . . . . . . . . . . . . . . . . . . 1340
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