Cmsemicon CMS32L051 - Page 559

V1.2.2
CMS32L051 User Manual |Chapter 14 Serial interface IICA
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Figure 14-31 Communication example of a master device  slave device
(Master device: select 9 clocks of waiting, slave device: select 9 clocks of waiting) (4/4)
(4) Data~Restart condition~Address


master control
IICAn
ACKDn
（ACKdetection）
WTIMn
（8 or 9 clock cycles
waiting）
H
ACKEn
（ACK control）
MSTSn
（communicdat
ion state）
STTn
（ST trigger）
H
SPTn
（SP trigger）
WRELn
（release from
wait）
L
INTIICAn
（interrupt）
TRCn
（transmit
/reception）
bus
SCLAn(bus)
（Clock line）
SDAAn(bus)
（data line）
slave
IICAn
ACKDn
（ACKdetectio
n）
STDn
（STdetection
）
SPDn
（SPdetection
）
WTIMn
（8 or 9 clock cycles
waiting）
ACKEn
（ACK
control）
MSTSn
（communicdat
ion state）
WRELn
（release from
wait）
INTIICAn
（interrupt）
TRCn
（transmit
/reception）
H
H
L
L
：slave device waits
：master device and slave device waits
L
note2
：master device waits
H
L
H
D12 D11
D10
D13
AD6
AD5 AD4 AD3
AD2
AD1
slave address
restart start
condition
note1
ACK
<1>
<2>
<3>
Note 1 The time from the SCLAn pin signal to the generation of the start condition after the restart condition is released
is at least 4.7 u s when set to standard mode and at least 0.6us when set to fast mode.
2. To release the slave from waiting during reception, the IICAn must be set to "FFH" or the WRELn bit must be set.