NXP Semiconductors PXN2020 - 8.3.2.56 eMIOS Select Register for DSPI_B (SIU_EMIOSB); 8.3.2.57 SIU_DSPIBH;L Select Register for DSPI_B (SIU_DSPIAHLB)

System Integration Unit (SIU)
PXN20 Microcontroller Reference Manual, Rev. 1
8-64 Freescale Semiconductor
8.3.2.56 eMIOS Select Register for DSPI_B (SIU_EMIOSB)
The SIU_EMIOSB register selects the output serialized source for the DSPI_B channel.
8.3.2.57 SIU_DSPIBH/L Select Register for DSPI_B (SIU_DSPIAHLB)
The SIU_DSPIBHLB register enables the data path from the Masked Serial GPO register for DSPI_B to
the equivalent bit position in the DSPI_B channel frame.
Offset: SIU_BASE + 0x0D54 Access: User read/write
0123456789101112131415
R
EMIOS
31
EMIOS
30
EMIOS
29
EMIOS
28
EMIOS
27
EMIOS
26
EMIOS
25
EMIOS
24
EMIOS
23
EMIOS
22
EMIOS
21
EMIOS
20
EMIOS
19
EMIOS
18
EMIOS
17
EMIOS
16
W
Reset0000000000000000
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
R
EMIOS
15
EMIOS
14
EMIOS
13
EMIOS
12
EMIOS
11
EMIOS
10
EMIOS
9
EMIOS
8
EMIOS
7
EMIOS
6
EMIOS
5
EMIOS
4
EMIOS
3
EMIOS
2
EMIOS
1
EMIOS
0
W
Reset0000000000000000
Figure 8-64. eMIOS Select Register for DSPI_B (SIU_EMIOSB)
Table 8-43. SIU_EMIOSB Field Descriptions
Field Description
EMIOSn eMIOS Channel Enable.
0 This eMIOS channel is not enabled.
1 This eMIOS channel is enabled.
Offset: SIU_BASE + 0x0D58 Access: User read/write
0123456789101112131415
R
DSPI
BH
31
DSPI
BH
30
DSPI
BH
29
DSPI
BH
28
DSPI
BH
27
DSPI
BH
26
DSPI
BH
25
DSPI
BH
24
DSPI
BH
23
DSPI
BH
22
DSPI
BH
21
DSPI
BH
20
DSPI
BH
19
DSPI
BH
18
DSPI
BH
17
DSPI
BH
16
W
Reset0000000000000000
16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
R
DSPI
BL
15
DSPI
BL
14
DSPI
BL
13
DSPI
BL
12
DSPI
BL
11
DSPI
BL
10
DSPI
BL
9
DSPI
BL
8
DSPI
BL
7
DSPI
BL
6
DSPI
BL
5
DSPI
BL
4
DSPI
BL
3
DSPI
BL
2
DSPI
BL
1
DSPI
BL
0
W
Reset0000000000000000
Figure 8-65. SIU_DSPIBH/L Select Register for DSPI_B (SIU_DSPIBHLB)