ST STM32G0 1 Series - Page 24

Contents RM0444
24/1390 RM0444 Rev 5
25.4.14 Bidirectional break inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 769
25.4.15 One-pulse mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 771
25.4.16 Retriggerable one pulse mode (TIM15 only) . . . . . . . . . . . . . . . . . . . . 773
25.4.17 UIF bit remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 773
25.4.18 Timer input XOR function (TIM15 only) . . . . . . . . . . . . . . . . . . . . . . . . 775
25.4.19 External trigger synchronization (TIM15 only) . . . . . . . . . . . . . . . . . . . 776
25.4.20 Slave mode – combined reset + trigger mode . . . . . . . . . . . . . . . . . . . 778
25.4.21 DMA burst mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 778
25.4.22 Timer synchronization (TIM15) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 780
25.4.23 Using timer output as trigger for other timers (TIM16/TIM17) . . . . . . . 780
25.4.24 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 780
25.5 TIM15 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781
25.5.1 TIM15 control register 1 (TIM15_CR1) . . . . . . . . . . . . . . . . . . . . . . . . 781
25.5.2 TIM15 control register 2 (TIM15_CR2) . . . . . . . . . . . . . . . . . . . . . . . . 782
25.5.3 TIM15 slave mode control register (TIM15_SMCR) . . . . . . . . . . . . . . 784
25.5.4 TIM15 DMA/interrupt enable register (TIM15_DIER) . . . . . . . . . . . . . 785
25.5.5 TIM15 status register (TIM15_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 786
25.5.6 TIM15 event generation register (TIM15_EGR) . . . . . . . . . . . . . . . . . 788
25.5.7 TIM15 capture/compare mode register 1 [alternate]
(TIM15_CCMR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789
25.5.8 TIM15 capture/compare mode register 1 [alternate]
(TIM15_CCMR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790
25.5.9 TIM15 capture/compare enable register (TIM15_CCER) . . . . . . . . . . 793
25.5.10 TIM15 counter (TIM15_CNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796
25.5.11 TIM15 prescaler (TIM15_PSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796
25.5.12 TIM15 auto-reload register (TIM15_ARR) . . . . . . . . . . . . . . . . . . . . . . 796
25.5.13 TIM15 repetition counter register (TIM15_RCR) . . . . . . . . . . . . . . . . . 797
25.5.14 TIM15 capture/compare register 1 (TIM15_CCR1) . . . . . . . . . . . . . . . 797
25.5.15 TIM15 capture/compare register 2 (TIM15_CCR2) . . . . . . . . . . . . . . . 798
25.5.16 TIM15 break and dead-time register (TIM15_BDTR) . . . . . . . . . . . . . 798
25.5.17 TIM15 DMA control register (TIM15_DCR) . . . . . . . . . . . . . . . . . . . . . 801
25.5.18 TIM15 DMA address for full transfer (TIM15_DMAR) . . . . . . . . . . . . . 801
25.5.19 TIM15 alternate register 1 (TIM15_AF1) . . . . . . . . . . . . . . . . . . . . . . . 802
25.5.20 TIM15 input selection register (TIM15_TISEL) . . . . . . . . . . . . . . . . . . 803
25.5.21 TIM15 register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804
25.6 TIM16/TIM17 registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807
25.6.1 TIMx control register 1 (TIMx_CR1)(x = 16 to 17) . . . . . . . . . . . . . . . . 807